[VHDL编程] verilog-code-for-varying-pulses

说明：The program is written in verilog. The code is written to output a sequence of pulses with a width of that of the clock. the sequence is in the order of 1,2,3,1,5 ms delay
<Srinath> 在 2025-06-24 上传 | 大小：110kb | 下载：0

[VHDL编程] 5-verilog-programs

说明：the file contains 5 verilog source codes 1. varying pulses 2. DRAM 3. FIFO 4. UART 5. 16 bit divider
<Srinath> 在 2025-06-24 上传 | 大小：5kb | 下载：0

[VHDL编程] Division

说明：Verilog hdl 除法综合仿真实现，另包含测试文件-Verilog hdl Division
<杨凯> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] inverse9

说明：veliog hdl 基础域运算 求逆 仿真综合实现-veliog hdl inverse9
<杨凯> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] xor8

说明：verilog hdl 基础域运算加法的仿真综合实现-verilog hdl xor8
<杨凯> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog-FSM

说明：VERILOG HDL 学习有限状态机的重要PPT-VERILOG HDL FSM PPT
<杨凯> 在 2025-06-24 上传 | 大小：3.58mb | 下载：0

[VHDL编程] sequence-check

说明：设计一个有限状态机，用以检测输入序列“1110010”-sequence check
<王雪茹> 在 2025-06-24 上传 | 大小：12kb | 下载：0

[VHDL编程] STATE-CHECK

说明：设计一个有限状态机，用以检测输入序列“1110010”-state check
<王雪茹> 在 2025-06-24 上传 | 大小：24kb | 下载：0

[VHDL编程] counter

说明：十进制计数器 产生0·999的计数，十进制输出显示即可- counter
<王雪茹> 在 2025-06-24 上传 | 大小：13kb | 下载：0

[VHDL编程] ce

说明：测试用的程序，初学verilog语言，接触FPGA。希望有能人联系我，谢谢哦。-Test procedures, beginners verilog language, contact FPGA
<miaoye> 在 2025-06-24 上传 | 大小：6kb | 下载：0

[VHDL编程] cpu

说明：实现了简单的精简指令集的CPU,里面带着原码-Create a Cpu of RISC
<赵青波> 在 2025-06-24 上传 | 大小：134kb | 下载：0

[VHDL编程] verilog_sine-wave-generator

说明：verilog语言书写的基于DDS相频累加器的正弦波发生器-verilog language of the sine wave generator
<任健铭> 在 2025-06-24 上传 | 大小：13kb | 下载：0