[VHDL编程] VHDLFrequencycircuit

说明：分频电路的VHDL设计,在你的设计中,如果有用到分频电路的话,他将帮组你了解分频电路-VHDL frequency circuit design, in your design, if useful to the sub-band circuit, he will help you understand the sub-group frequency circuit
<zuokai> 在 2025-07-23 上传 | 大小：3kb | 下载：0

[VHDL编程] m21

说明：2选一数字选择器 要的慢慢的来看 现在我都设计好了 可以直接调用就可以-2 selected one digital selector slowly to the point of view now I have a good design can directly call can
<fuyuanxin> 在 2025-07-23 上传 | 大小：136kb | 下载：0

[VHDL编程] and2_gate

说明：这是用Verilog HDL编好的2选一数据选择器 可以直接使用 没有密码-This is made good use of Verilog HDL 1 2 election data selector can be used directly without password
<fuyuanxin> 在 2025-07-23 上传 | 大小：132kb | 下载：0

[VHDL编程] A_Golden_Guide_of_Verilog

说明：Verilog 黄金参考指南是 Verilog 硬件描述语言及其语法 语义 合并以及将它应用到硬件设计的一个简明的快速参考指南 -Verilog Golden Reference Guide is the Verilog hardware descr iption language and its grammar and semantics combined it applied to hardware design, a concise Quick Reference Guide
<xiaoju> 在 2025-07-23 上传 | 大小：458kb | 下载：0

[VHDL编程] 100vhdl_examples

说明：VHDL100个例子,由于其他原因压缩包内只有93个,如果需要完整的请联系.从最简单的加法到最后的SPARC芯片的源描述.-VHDL100 example, compressed package for other reasons, only 93, if you need to complete please contact. From the most simple addition to the final descr iption of the source of SPARC chip.
<陈夕> 在 2025-07-23 上传 | 大小：230kb | 下载：0

[VHDL编程] EDA

说明：里面是一个FIR滤波器的设计报告 里面有具体的 代码 等等 加法器 乘法器 见发起 等等 承平-There is a FIR filter design report there are specific code adder multiplier, etc., etc., see Cheng-Ping initiated
<丛宇> 在 2025-07-23 上传 | 大小：185kb | 下载：0

[VHDL编程] detecter

说明：这是序列检测器。串行序列产生是指根据时钟和相应的控制信号，产生稳定的单bit输出信号；监测器指根据相应时钟输入的电平序列，监测该序列中是否存在预设的序列，无论从第几个输入开始，只要存在，总能监测到。监测到予以标示。-This is the sequence detector. Have a serial sequence is defined as the clock and the corresponding control signal, producing a stable single-
<徐芬> 在 2025-07-23 上传 | 大小：99kb | 下载：0

[VHDL编程] edgedetece

说明：边缘实现算法-Edge algorithm
<wangli > 在 2025-07-23 上传 | 大小：522kb | 下载：0

[VHDL编程] FPGA

说明：FPGA设计全流程：Modelsim>>Synplify.Pro>>ISE 第一章 Modelsim编译Xilinx库 第二章 调用Xilinx CORE-Generator 第三章 使用Synplify.Pro综合HDL和内核 第四章 综合后的项目执行 第五章 不同类型结构的仿真-FPGA design of the whole process: Modelsim>> Synplify.Pro>> ISE Chapter Mo
<青岚之风> 在 2025-07-23 上传 | 大小：213kb | 下载：0

[VHDL编程] Verilog_chinesegolden

说明：Verilog_黄金参考中文版 经典 EDA编程人员进入编程工作首要的学习资料-Verilog_ reference to the Chinese version of the classic gold EDA programmers to enter the programming first and foremost learning materials
<陈斌> 在 2025-07-23 上传 | 大小：458kb | 下载：0

[VHDL编程] DDs

说明：这是我的毕业设计，是用VHDL编程的直接扩频发生器。-This is my graduation project is the use of VHDL programming direct spread-spectrum generator.
<shengm1> 在 2025-07-23 上传 | 大小：449kb | 下载：0

[VHDL编程] EDAdesign(1)

说明：该文件中是关于一些VHDL许多编程实例以及源码分析，希望对VHDL爱好者有用。卷1是EDA技术综合应用设计基础 -The document is on a number of VHDL source code in many programming examples and analysis, in the hope that useful VHDL enthusiasts. Volume 1 is the comprehensive application of EDA technology
<shengm1> 在 2025-07-23 上传 | 大小：6.14mb | 下载：0