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[VHDL编程] VHDLbasic_cal
说明：VHDL的加、减、乘、比较等基本运算的源代码-VHDL add, subtract, multiply, compare the source code of the basic operations<lb> 在 2025-06-24 上传 | 大小：41kb | 下载：0
[VHDL编程] 135-examples--for-verilog
说明：135 examples for verilog<杨静> 在 2025-06-24 上传 | 大小：111kb | 下载：0
[VHDL编程] ste_svpwm
说明：实用Verilog编写的SVPWM程序，产生出SVPWM波形，可用于实现同步电机或者异步电机的空间矢量控制算法。-Practical Verilog of SVPWM written procedures, resulting in the SVPWM waveform can be used to implement the space vector control algorithm of the synchronous motor or induction motor.<zhouming> 在 2025-06-24 上传 | 大小：3.18mb | 下载：1
[VHDL编程] frequency
说明：等精度频率计（FPGA部分），通过单片机发送频率控制字给FPGA，FPGA实现计数，再将计数结果发送给单片机后进行数据处理最后发送到数码管或液晶屏显示待测频率-Precision frequency meter (FPGA part) by the single-chip transmit frequency control word to the FPGA, FPGA, to achieve the count, and then finally sent to the digital dat<逸风> 在 2025-06-24 上传 | 大小：441kb | 下载：0
[VHDL编程] div_clk_encoder
说明：对系统时候进行任意的偶数分频，只要修改几个位置即可，方便移植。另一个是7段数码管驱动程序。使用-System when any even divide, as long as the modified several locations can be easily ported.<逸风> 在 2025-06-24 上传 | 大小：1kb | 下载：0
[VHDL编程] FIFO
说明： FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存 储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写 入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存 储器那样可以由地址线决定读取或写入某个指定的地址-FIFO is the abbreviation of the English First In First Out, a FIFO data buffer, the differen<李海军> 在 2025-06-24 上传 | 大小：343kb | 下载：2
[VHDL编程] 9b93752447d7
说明：用verilog 写的 USB 驱动 适用于SOPC IP CORE-USB drive write verilog. For in the SOPC IP CORE<wang> 在 2025-06-24 上传 | 大小：19kb | 下载：0
[VHDL编程] VGA_Controller
说明：适用于 Microtronix 的 Lancelot card 的 IP CORE-Microtronix of Lancelot card IP CORE<wang> 在 2025-06-24 上传 | 大小：62kb | 下载：0