资源列表
[VHDL编程] detector_Moore
说明：该程序实现了序列101101的检测，每当检测到该序列就输出1，采用了Moore型状态机。-This procedure realize the series 101101 detection, whenever detection to the sequence is output 1, the Moore type state machine.<张明涛> 在 2025-06-21 上传 | 大小：66kb | 下载：0
[VHDL编程] sale_newspaper
说明：该程序实现了自动售报纸的机器，能够自动找零，输入的硬币有1、2、5分三种，报纸每份5分。-The program has realized automatic sell newspaper machine, automatically change, input COINS have 1, 2, 5 points three, newspapers every 5 minutes.<张明涛> 在 2025-06-21 上传 | 大小：84kb | 下载：0
[VHDL编程] Altera-FPGA-DE0
说明：Altera FPGA DE0的原理图 包含一些经典的FPGA设计电路及相关的接口-The Altera FPGA DE0 schematic contains the a classic FPGA design circuits and interface<rm> 在 2025-06-21 上传 | 大小：293kb | 下载：0
[VHDL编程] BramComCtrl
说明：xilinx FPGA BramComCtrl source.<zhanglingxiao> 在 2025-06-21 上传 | 大小：2kb | 下载：0
[VHDL编程] EppCtrlAsync
说明：xilinx FPGA EppCtrlAsync source.<zhanglingxiao> 在 2025-06-21 上传 | 大小：2kb | 下载：0
[VHDL编程] design_1
说明：编码锁存器由主持人（start）控制以及 6 名选手输入（xuanshou（6:0））。主持 人信号无效（‘1’）时，将中间变量 Q_Z‘0’赋‘1’，主持人信号有效（‘0’）之后，如果中间 变量 Q_Z‘0’ 为‘1’，这时候 存下选手号的七段码显示，并将中间变量 Q_Z‘0’ 赋值为‘0’，使 下一个选手抢答信号输入无效，达到锁存的效果。最后给抢中输出（q）赋‘0’，表示已经 有选手抢中。-Encoding latch is controlled by the host (start) an<张永满> 在 2025-06-21 上传 | 大小：58kb | 下载：0
[VHDL编程] design_2
说明：抢答定时器输入端为抢中信号，时钟信号和主持人信号。当主持人信号有效（‘0’）时，时钟信号提供计时，抢中有效之后便开始计时。先将48Mhz时钟分频为1hz的时间信号，当抢中信号有效（‘0’）来临时，将时间到信号（sjd）赋值为无效‘1’，并通过1hz时间信号输出时间显示的七段译码信号：经过一个周期，便将倒计时时间减一，并输出对应时间所示的七段译码值。经过5秒（4，3，…..，0）之后，表示时间到，将时间到信号（sjd）赋值为有效（‘0’）。-Responder timer input is gra<张永满> 在 2025-06-21 上传 | 大小：59kb | 下载：0