[VHDL编程] 16550

说明：UART16550兼容的串行通讯控制器，Verilog语言描述，采用Altera Cyclone系列芯片实现FPGA综合，因为FIFO部分利用到内部资源实现。已经在某项目中成功应用，特此推出。-UART16550 compatible serial communication controller, Verilog language descr iption, the use of Altera Cyclone series FPGA chip integrated, as part of th
<David.Mr.Liu> 在 2025-06-24 上传 | 大小：10kb | 下载：0

[VHDL编程] 100vhdl0621

说明：VHDL经典教程100例含有100个常用硬件源代码-100 cases of classic VHDL Tutorial contains 100 commonly used hardware source code
<bestyuan111> 在 2025-06-24 上传 | 大小：237kb | 下载：0

[VHDL编程] ADC0809

说明：adc0809数模转换芯片fpga控制程序
<conanhfl> 在 2025-06-24 上传 | 大小：56kb | 下载：0

[VHDL编程] firOK

说明：17阶FIR滤波器VHDL代码及说明文档 下载立即可以仿真-17FIR 瞬 VHDL 爰?说 牡 苑
<fangyingjie> 在 2025-06-24 上传 | 大小：1005kb | 下载：0

[VHDL编程] 080505_vga

说明：流水灯，用七段数码管代替LED灯，流水间隔1秒，数码管显示“门”-Water lamp, used in lieu of Seven-Segment LED digital tube lights, water interval 1 seconds, digital tube displays
<王传辉> 在 2025-06-24 上传 | 大小：244kb | 下载：0

[VHDL编程] keyword

说明：关于KEIL C语言的键盘扫描程序,其中有些不对的地方请给修改
<> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] div

说明：分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数
<王子> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] f_adder

说明：在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器-In the EDA
<林超勇> 在 2025-06-24 上传 | 大小：55kb | 下载：0

[VHDL编程] ADD

说明：在MAX+PLUS II环境下用VHDL编写的加法器-In MAX+ PLUS II environment prepared using VHDL Adder
<林超勇> 在 2025-06-24 上传 | 大小：34kb | 下载：0

[VHDL编程] MAX_II_board_schematics

说明：
<cody> 在 2025-06-24 上传 | 大小：236kb | 下载：0

[VHDL编程] ADC_16bit

说明：16位ADCverilog hdl 代码-16 ADCverilog hdl code
<skdk> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] mult_para_recurs_8x8_2sC

说明：mult_para_recurs_8x8_2sC verilog hdl代码写成的
<skdk> 在 2025-06-24 上传 | 大小：1kb | 下载：0