[VHDL编程] EDA

说明：EDA培训.分频电路设计.有限状态机.Modelsim仿真.FPGA片内资源利用-EDA training. Divider circuit design. Finite state machine. Modelsim simulation FPGA chip resource utilization
<wangfan> 在 2025-06-24 上传 | 大小：1.4mb | 下载：0

[VHDL编程] no1

说明：VHDL做的16位并行输入转16同步串行输出-VHDL to do 16-bit parallel input to 16 synchronous serial output
<> 在 2025-06-24 上传 | 大小：3kb | 下载：0

[VHDL编程] vga_controller_xilinx

说明：Xilinx 下的关于VGA接口的程序和工程文件-Xilinx under VGA interface program and project files
<annlair> 在 2025-06-24 上传 | 大小：1.01mb | 下载：0

[VHDL编程] V

说明：利用FPGA实现一个乒乓球的小游戏，测试可用-FPGA implementation of a table tennis game
<annlair> 在 2025-06-24 上传 | 大小：7kb | 下载：0

[VHDL编程] TEST

说明：Xilinx ///Microblaze中添加手动LCDIP的测试程序-Xilinx///Microblaze to add manually LCDIP test program
<annlair> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] MCP3301ADC

说明：VerilogHDL写的模数转换芯片MCP3301时序，及其ModelSim仿真文件-VerilogHDL write the analog-to-digital conversion chip MCP3301 timing, its ModelSim simulation file
<彭治国> 在 2025-06-24 上传 | 大小：111kb | 下载：0

[VHDL编程] DI

说明：这是一个计算占空比的VerilogHDL程序，输入一个待测信号，然后输出Ton,Toff.单位是us-This is a the duty cycle VerilogHDL calculated program to input a signal to be measured, and then outputs Ton, Toff. Unit is us
<彭治国> 在 2025-06-24 上传 | 大小：11kb | 下载：0

[VHDL编程] RAM

说明：altera FPGA上的RAM源码 单端口结构 -the RAM the source single port structure altera FPGA
<lenovo> 在 2025-06-24 上传 | 大小：714kb | 下载：0

[VHDL编程] PWM

说明：基于CPLD的多路PWM的实现，单片机串口传送占空比数据-CPLD-based multi-channel PWM to achieve single-chip serial transmission duty cycle data
<李永> 在 2025-06-24 上传 | 大小：203kb | 下载：0

[VHDL编程] dianzhen

说明：基于CPLD的32*16点阵的设计，单片机通过串口传送数据-32* 16 dot matrix design, the CPLD-based microcontroller through the serial transmission of data
<李永> 在 2025-06-24 上传 | 大小：217kb | 下载：0

[VHDL编程] da.fir

说明：ADC中滤波器的设计，给那些初学ADC的学生一个参考，老手不要笑我好-The ADC filter design, a reference to those beginner ADC students, veterans do not laugh at me
<zhaorongjian> 在 2025-06-24 上传 | 大小：37kb | 下载：0

[VHDL编程] edg_test_design

说明：边沿检测电路的程序，对于学习FPGA的语言非常重要，采用verilog语言编写。-Edge detection circuit program is very important for language learning FPGA using Verilog language.
<zhaorongjian> 在 2025-06-24 上传 | 大小：301kb | 下载：0