[VHDL编程] 3

说明：SOS响铃verilog程序代码， SOS响铃verilog程序代码-SOS rings verilog program
<tanbo> 在 2025-06-14 上传 | 大小：636kb | 下载：0

[VHDL编程] DEMO_N

说明：FPGA NOISII程序，包含串口，FLASH,SPI等各种接口的程序，由原理图和VERLOG语言混合编写，非常适合初学者，开发环境为QUARTUS 9.0，芯片为EP2C208QC8N-The the FPGA NOISII program, including serial, FLASH, SPI, interface program, the schematic and VERLOG language prepared by mixing, ideal for beginners, de
<黄小波> 在 2025-06-14 上传 | 大小：15.65mb | 下载：0

[VHDL编程] fdiv

说明：频率计的一个模块，即分频器模块，提供的标准信号是48MHz 输出四个信号1Hz，10Hz， 100Hz，1KHz -Frequency of a module that divider module provides the standard signal 48MHz to output four signal of 1Hz, 10Hz, 100Hz, 1KHz
<李雪> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] latch

说明：频率计设计的一个模块，即锁存器，实现了对六位计数结果和溢出信号over的锁存功能 -Frequency meter design a module latch, the six count results and overflow signal over the latch function
<李雪> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] final

说明：频率计设计的各个模块连接的总程序，即把分频器、控制器、计数器、闸门控制、锁存器、显示器都连接起来，测试频率范围为：10Hz～100MHz 第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz。 用六位BCD七段数码管显示读数。-The various modules connected to the total program, frequency
<李雪> 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] lcd_verilog

说明：LCD显示模块的编码，可以FPGA的LCD显示屏上显示文字-LCD display module coding FPGA LCD screen to display text
<dujinzhe> 在 2025-06-14 上传 | 大小：443kb | 下载：0

[VHDL编程] 08_Audio_demo

说明：这是赛灵思在FPGA上连接声音设备的bit流文件（在Xilinx platform Studio上运行），还包括相关的说明文档-This is the connecting sound equipment on Xilinx FPGA bit stream files (running) on ​ ​ Xilinx platform Studio also includes related documentation
<dujinzhe> 在 2025-06-14 上传 | 大小：3.45mb | 下载：0

[VHDL编程] aes_verilog

说明：AES算法的Verilog实现，简单易懂-Verilog implementation of the AES algorithm, easy-to-understand
<拉绍德封> 在 2025-06-14 上传 | 大小：101kb | 下载：0

[VHDL编程] div_any

说明：任意整数N分频器的verilog代码，N需要代码中进行设置-Any integer N divider verilog code N need to code set
<拉绍德封> 在 2025-06-14 上传 | 大小：68kb | 下载：0

[VHDL编程] 05_UART_demo

说明：该UART实例是很简单的EDK工程，在PLB总线上挂载了XPS-uartlite外围设备，作为串口的控制器，一般的EDK工程会将该IP作为基本外围设备来使用。包含bit流文件(在EDK上下载到FPGA上使用），和说明文档。-The UART instance EDK project is very simple and is mounted on the PLB bus the XPS-uartlite peripherals, general EDK works as a serial con
<dujinzhe> 在 2025-06-14 上传 | 大小：887kb | 下载：0

[VHDL编程] cpu-risc

说明：wb_switch，cpu设计，精简指令cup设计-wb_switch，opencore，risc cpu design。
<浮萍> 在 2025-06-14 上传 | 大小：36kb | 下载：0

[VHDL编程] wb_switch

说明：wb_switch，opencore，精简指令cpu设计-wb_switch，opencore，risc cpu design。
<浮萍> 在 2025-06-14 上传 | 大小：2kb | 下载：0