[VHDL编程] chenxu

说明：Verilog HDL 16选一数据选择器-Verilog HDL 16 election of a data selector
<hehe> 在 2025-06-11 上传 | 大小：17kb | 下载：0

[VHDL编程] clock

说明：一个简单的数字时钟Verilog仿真程序，60秒1分钟，60分一小时，24小时一天，265天一年。代码逻辑简化不含状态机，易理解。附激励文件可直接仿真。-A simple digital clock Verilog simulation program 60 seconds, 1 minute, 60 hours, 24 hours a day, 265 days a year. The code logic simplifies excluding state machine, easy to
<Welson> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] chenxu

说明： 利用状态机设计正弦波信号发生器： //输出4位接4位的DA转换，即4位数字信号输出可直接通过DA转换为模拟信号。 -The use of state machine design is the sine wave signal generator:// output 4 connects a 4-bit DA converter, i.e. the 4-bit digital signal output can be directly through the DA converte
<hehe> 在 2025-06-11 上传 | 大小：3kb | 下载：0

[VHDL编程] chengxu

说明：设计状态机从SRAM中读取数据，并相加，即求SRAM【7：0】【2：0】中8个字节数的和并输出，SRAM为内置RAM-Design state machine to read data from the SRAM, and added, that is seeking SRAM [7:0] [2:0] 8 bytes and output, SRAM built-in RAM
<hehe> 在 2025-06-11 上传 | 大小：3kb | 下载：0

[VHDL编程] chengxu

说明：读取外部RAM的状态机 RAM接口OE，输出使能 WR，低电平写RAM AB【7：0】地址总线 DB【7：0】地址总线 //将RAM 0至127的数据读出并相加最后的结果存入地址254（低8位）255（高8位） -State machine reads the external RAM RAM interface OE Output Enable WR, low-level to write RAM AB [7:0] address bus DB [7:0
<hehe> 在 2025-06-11 上传 | 大小：3kb | 下载：0

[VHDL编程] text_fir_lbq

说明：本人毕业论文中的一个模块，我FIR有限长滤波器，可以直接编译仿真下载。。实际测试可用-A module in my thesis, I finite length FIR filters can be directly compiled simulation download. . The actual test are available. .
<shao> 在 2025-06-11 上传 | 大小：2.39mb | 下载：0

[VHDL编程] weitebi_notes

说明：维特比译码 ，说明比较详细， 用于卷积的译码，很不错-Viterbi decoding, a more detailed descr iption
<王一凡> 在 2025-06-11 上传 | 大小：4kb | 下载：0

[VHDL编程] shuzishizong

说明：通过按键实现数字时钟的时间调节和 闹钟调节 -Digital clock alarm clock is adjustable
<小白菜> 在 2025-06-11 上传 | 大小：928kb | 下载：0

[VHDL编程] jiaotongdeng

说明：状态机实现十字路口的交通灯红黄绿 代码中用八位的led高三位灯分别表示a路口的红黄绿低三位表示b路口的红黄绿-State machine to achieve the crossroads of traffic lights red yellow and green code with eight high three LED lights denote a junction of red, yellow, and green the lower three b junction of red
<小白菜> 在 2025-06-11 上传 | 大小：427kb | 下载：0

[VHDL编程] one

说明：做数字频率计所需要的系数为6.5的分频器相关编程作为参考-Need to do the digital frequency meter factor of 6.5 as a reference divider programming
<汪璇> 在 2025-06-11 上传 | 大小：3kb | 下载：0

[VHDL编程] FFT_64points

说明：64点的 FFT verilog,它是串行计算的，工作频率不到100M，计算速率很高，里面的层次很清晰。-64-point FFT verilog serial computing, the operating frequency of less than 100M, the calculated rate is high, the level inside is very clear.
<陈佳华> 在 2025-06-11 上传 | 大小：38kb | 下载：0

[VHDL编程] Viterbi-verilog-codes

说明：viterbi的无线局域网802.11协议接收端重要的一步。该资料为viterbi的verilog代码，它占用的资源相对比较低，而性能又高。-the viterbi wireless LAN 802.11 receiving end the important step. The viterbi verilog code, it takes up resources is relatively low, and high performance.
<陈佳华> 在 2025-06-11 上传 | 大小：145kb | 下载：0