[VHDL编程] test_pll_2

说明：锁相环的verilog源代码，其中包括发送端，鉴相器，滤波器，压控振荡器的源代码，主要实现输入输出信号的跟踪，捕获和锁定，使输入输出信号在较短时间内达到同步。-This is a verilog code for PLL, including transmitor, PDF, Filter, VCO and so on. It mainly realize the input and output signal tracking, capture and lock, make the in
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[VHDL编程] test_pll

说明：该源码主要实现锁相环的功能，锁相环包括输入端，鉴相器，环路滤波器，压控振荡器，以及反馈信号，我们的目的是实现输入信号和反馈信号的同步，因此，该源码描述了如何让对信号进行跟踪，捕获和锁定，最后使其输入输出同步。-The source mainly realizes the function of phase-locked loop, phase-locked loop consists of input, phase discriminator, loop filter and the volta
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[VHDL编程] test_pll_1

说明：该源码主要实现锁相环的功能，锁相环包括输入端，鉴相器，环路滤波器，压控振荡器，以及反馈信号，我们的目的是实现输入信号和反馈信号的同步，因此，该源码描述了如何让对信号进行跟踪，捕获和锁定，最后使其输入输出同步。-The source is mainly realize the function of phase-locked loop, phase-locked loop consists of input, phase discriminator, loop filter and the vol
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[VHDL编程] Filter

说明：该代码主要实现环路滤波器矩阵的设计，环路滤波器的功能主要是在鉴相器的输出端衰减高频误差分量，以提高抗干扰性能；在环路跳出锁定状态时，提高环路以短期存储，并迅速恢复信号。-The code mainly realizes the design of loop filter matrix, Loop filter function is mainly in the output of the phase discriminator attenuation of high frequency erro
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[VHDL编程] NCO

说明：指输出频率与输入控制电压有对应关系的振荡电路(VCO)，频率是输入信号电压的函数的振荡器VCO，振荡器的工作状态或振荡回路的元件参数受输入控制电压的控制，就可构成一个压控振荡器。-Refers to the output frequency and input voltage control oscillation (VCO) circuits, corresponding relationship with frequency is a function of the input signal
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[VHDL编程] card

说明：EMIF接口程序 EMIF接口程序 EMIF接口程序-EMIF interface program EMIF interface program EMIF interface program EMIF interface program
<李先生> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] ov7602

说明：FPGA的vga显示，ise环境下，验证过好用-FPGA-vga display
<苗红松> 在 2025-06-24 上传 | 大小：5kb | 下载：0

[VHDL编程] VHDL_Code

说明：描写nco的完整程序，采用很简介的算法，对大家应该很有用-The complete program descr iption nco, using a very brief introduction of the algorithm, we should be very useful
<王宇> 在 2025-06-24 上传 | 大小：536kb | 下载：0

[VHDL编程] WBL

说明：智能微波炉实现，时分秒计时倒计时，蜂鸣器，显示火力等，VHDL实现-Intelligent microwave oven, when minutes timer countdown, buzzer, according to fire, etc
<白露> 在 2025-06-24 上传 | 大小：930kb | 下载：0

[VHDL编程] 基于MIPS指令集的五级流水线

说明：运用verilog语言实现的MIPS指令集，包括加、减、比较、与、异或等指令。运用五级流水线，设置IF，ID，EX，MEM、WB五个栈间计算模块。运用了forwarding和stop技术。可以使用modelsim验证。
<cjc87267137> 在 2013-07-03 上传 | 大小：138.25kb | 下载：0

[VHDL编程] DES算法的verilog实现

说明：用verilog实现的DES算法。模块划分详细。可以用modelsim验证。
<cjc87267137> 在 2013-07-03 上传 | 大小：100.64kb | 下载：0

[VHDL编程] JK-flip-flop

说明：带有异步置位复位端的上升沿触发的JK触发器，使用VHDL语言实现的-Asynchronous reset terminal set with rising edge triggered JK flip-flop, the use of VHDL language
<chen> 在 2025-06-24 上传 | 大小：15kb | 下载：0