[VHDL编程] flash

说明：fpga nios ii vhdl qsys
<xuwenqing> 在 2025-06-09 上传 | 大小：3.71mb | 下载：0

[VHDL编程] filter_lpm_shaping

说明：4倍内插值的fir成型滤波器，语言vhdl，工程已建立，可以直接运行-4x interpolation of fir shaping filter, language vhdl, project has been established, you can directly run
<chen> 在 2025-06-09 上传 | 大小：16.19mb | 下载：0

[VHDL编程] uart

说明：一个实用的uart协议模块，使用verilog 实现-A practical uart protocol modules, use verilog to achieve
<lzc> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] myuart

说明：使用verilog语言编写的异步串口模块，带有16级深的FIFO，它与DSP28335的SCI相似，可以帮助初学者更快地理解FPGA和DSP的硬件结构和编程思路-Use verilog language of asynchronous serial port module, FIFO with deep level 16, it was similar with DSP28335 SCI, can help beginners to understand faster the FPGA and
<夏小保> 在 2025-06-09 上传 | 大小：481kb | 下载：0

[VHDL编程] uart

说明：uart的Verilog代码，经过测试没有问题，有测试文件-uart Verilog code, no problem tested, the test file
<gao> 在 2025-06-09 上传 | 大小：623kb | 下载：0

[VHDL编程] LCD-NH12864J-VHDL

说明：LCD NH12864J控制器编程实例,可作为编程的参考-LCD NH12864J Controler Prog examples
<房有定> 在 2025-06-09 上传 | 大小：534kb | 下载：0

[VHDL编程] FT245BL_test

说明：this a example for the mouse vga for altera FPGA cyclone ii EP2C8. implemented in verilog. tested using altera EP2C8 fpga
<Darshana tharanga> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] mod10counter

说明：用D触发器实现的模10计数器，Xilinx14.4ISE编译通过-Implemented using D flip-flop mode 10 counters, Xilinx14.4ISE compiled by
<chennanxu> 在 2025-06-09 上传 | 大小：385kb | 下载：0

[VHDL编程] VHDL-code-specification

说明：vhdl的代码规范。包括命名、语句使用等。注重可移植性以及硬件资源的节约。-vhdl code specifications. Including naming, such statements use. Attention to portability and hardware resource conservation.
<Bai> 在 2025-06-09 上传 | 大小：729kb | 下载：0

[VHDL编程] shj

说明：基于fpga的自动售货机，verilog编写，源码内有详细说明-Fpga-based vending machine, verilog prepared with a detailed descr iption of source
<郎亚洲> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] seg7

说明：fpga上nios处理器avalon总线数码管驱动，包含任务逻辑，寄存器，和接口的verilog HDL描述-fpga nios processor avalon bus on digital tube driver, including the task logic, registers, and interfaces verilog HDL descr iption
<郎亚洲> 在 2025-06-09 上传 | 大小：5kb | 下载：0

[VHDL编程] zs

说明：基于fpga的数字频率计，verilog编写，可修改闸门宽度0.1s/1s/10s，可测频率1hz~1mhz，包含整个工程，内部分频模块为了仿真方便改小了，后面注释为50mhz晶振下的分频值，可根据需要自行修改-Fpga-based digital frequency meter, verilog prepared to modify the gate width 0.1s/1s/10s, measurable frequency 1hz ~ 1mhz, contains the entire
<郎亚洲> 在 2025-06-09 上传 | 大小：874kb | 下载：0