[VHDL编程] RANGEN

说明：2011年全国大学生电子设计竞赛E题“简易数字信号传输性能分析仪”fpga的控制代码，verilog编写；包括了M序列及同步时钟的提取等所有程序。-2011 National Undergraduate Electronic Design Contest E title "Simple digital signal transmission performance analyzer" fpga control code, verilog prepared including the M-seq
<ai> 在 2025-06-11 上传 | 大小：117kb | 下载：0

[VHDL编程] alu

说明：可以实现十六种算术运算和逻辑运算的VHDL代码哦，ISE上编译仿真可以运行-Can achieve sixteen kinds of arithmetic and logic operations of the VHDL code Oh, ISE compiled simulation can be run on
<林恩> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] fsm

说明：检测连续3个1的状态机的VHDL代码，输入11111则输出00111，ISE可以编译仿真，运行-Detecting consecutive three one state machine VHDL code, enter 11111 Output 00111, ISE can compile simulation run
<林恩> 在 2025-06-11 上传 | 大小：333kb | 下载：0

[VHDL编程] fpga0

说明：哈工大计算机设计与实验的其中一个实验，测试实验仪器用的VHDL代码-HIT computer design and experiment in which an experiment, test laboratory instruments used in VHDL code
<林恩> 在 2025-06-11 上传 | 大小：191kb | 下载：0

[VHDL编程] lablab2

说明：实现四位串入串出的移位寄存器，其实就是四个D触发器相连的VHDL代码，ISE可以运行-Achieve four string into the string out of the shift register, in fact, four D flip-flop connected to the VHDL code, ISE can run
<林恩> 在 2025-06-11 上传 | 大小：247kb | 下载：0

[VHDL编程] Lab1-6

说明：计算机组成原理，试验1-6源代码.其中试验目的是设计一个MISP CPU-Computer composition principle, test 1-6 source code which test objective is to design a MISP CPU
<Masson> 在 2025-06-11 上传 | 大小：9kb | 下载：0

[VHDL编程] Lab7

说明：CSCE2214课程设计，试验7源代码。实现单周期的MIPS CPU 16位。-CSCE2214 curriculum design, test 7 source code. Achieve single-cycle MIPS CPU 16 place.
<Masson> 在 2025-06-11 上传 | 大小：5kb | 下载：0

[VHDL编程] Lab9-Forwarding-Unit

说明：CSCE2214课程设计，试验9源代码。实现流水线结构的MIPS CPU 16位。配有强大的Forwarding Unit.-CSCE2214 curriculum design, test 9 source code. Implement pipelined MIPS CPU 16 place. With a strong Forwarding Unit.
<Masson> 在 2025-06-11 上传 | 大小：627kb | 下载：0

[VHDL编程] electronic-clock

说明：基于FPGA的电子时钟的七段数码管显示+按键控制verilog程序-FPGA-based electronic clock seven-segment LED display+ button control verilog program
<王鹏> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] Barrel-shifter

说明：barriel shifter is used to design the unconfined shift. It has optional code to decide the logical function.also, you can decide the bit your shifter.
<> 在 2025-06-11 上传 | 大小：7kb | 下载：0

[VHDL编程] combination-logic

说明：简单的逻辑运算VHDL程序，内含具体的程序要求。对同一种逻辑功能运算做dataflow 和 behavior 两种不同的形式的编程，适于初学者对比学习，了解VHDL运算环境-Simple logic operations VHDL program containing specific procedural requirements. Right to do the same kind of logic function computing dataflow and behavior of tw
<Kimberly> 在 2025-06-11 上传 | 大小：459kb | 下载：1

[VHDL编程] Fpga-based-ADC-sampling-voltage-

说明：基于fpga的ADC采样电压用，显示在数码管上。verilog语言。-Fpga-based ADC sampling voltage used, displayed on the digital pipe. verilog language.
<祖儿> 在 2025-06-11 上传 | 大小：2.16mb | 下载：0