[VHDL编程] Part-1-DWT-haar-using-VHDL

说明：运用VHDL语言对haar小波变换进行变换。-VHDL language using haar wavelet transform transform.
<nancy> 在 2025-06-23 上传 | 大小：17kb | 下载：0

[VHDL编程] Part-2-DWT-haar-using-VHDL

说明：运用VHDL语言对haar小波变换进行变换的其他程序。-Using VHDL language haar wavelet transform other program transformation.
<nancy> 在 2025-06-23 上传 | 大小：16kb | 下载：0

[VHDL编程] spwm3

说明：通过0，1序列来产生所需SPWM信号，带死区时间。可通过该SPWM信号通过H桥式电路控制电流形状。-The time required to generate SPWM signals with dead by 0,1 sequence. By H-bridge circuit to control the current through the SPWM signal shape.
<typ> 在 2025-06-23 上传 | 大小：3.72mb | 下载：1

[VHDL编程] jiaotongzhishideng

说明：基于VHDL语言的交通指示灯设计。模拟交通指示灯来设计。-Based on VHDL design of traffic lights. Traffic lights to simulate the design.
<typ> 在 2025-06-23 上传 | 大小：375kb | 下载：0

[VHDL编程] CAN

说明：包含CAN协议讲解与CAN协议控制器的verilog实现(含有testbench），该实现模仿SJA1000架构，接口完全一致。压缩包中还包含SJA1000的手册与应用指南，非常好的CAN学习资料。-CAN protocol controller implemented in Verilog（contain testbench） & instruction of CAN protocol & datasheet and user manual of SJA1000
<zhangsong> 在 2025-06-23 上传 | 大小：12.22mb | 下载：0

[VHDL编程] distrbtdarth

说明：FIR FILTER DESIGNING USING DISTRIBUTED ARITHMETIC ALGORITHM
<neha> 在 2025-06-23 上传 | 大小：697kb | 下载：0

[VHDL编程] firfilterverilog

说明：FIR FILTER DESIGNED IN VERILOG FOR 4 BIT MULTIPLIER
<neha> 在 2025-06-23 上传 | 大小：140kb | 下载：0

[VHDL编程] carrysaveadder

说明：carry save adder for addition of 8 bit inputs
<neha> 在 2025-06-23 上传 | 大小：890kb | 下载：0

[VHDL编程] factoredcsd

说明：FIR FILTER USING FCSD TECHNIQUE FOR REPRESENTING COEFFICIENT
<neha> 在 2025-06-23 上传 | 大小：1.14mb | 下载：0

[VHDL编程] prefixadder

说明：prefix adder for addition of 2 inputs
<neha> 在 2025-06-23 上传 | 大小：507kb | 下载：0

[VHDL编程] counterbasedDPWM_D

说明：基于计数器的数字脉宽信号调制，用于电力电子设备pwm信号的产生-counter based digital puls width modulator
<Arclank> 在 2025-06-23 上传 | 大小：366kb | 下载：0

[VHDL编程] delayline_b

说明：基于延迟线的数字脉冲宽度调制，用于电力电子设备的触发信号产生-puls wide modulator based on delayline
<Arclank> 在 2025-06-23 上传 | 大小：92kb | 下载：0