[VHDL编程] mol60

说明：模60计数器，可以实现基本的模60计数功能-mold 60 counter
<李九阳> 在 2025-06-24 上传 | 大小：485kb | 下载：0

[VHDL编程] SPWM

说明：ALTERA FPGA上采用Verilog语言实现查表法产生三电平SPWM-Produce three-level SPWM by look-up table
<Jim> 在 2025-06-24 上传 | 大小：4.22mb | 下载：2

[VHDL编程] lut

说明：verilog查找表功能的实现，基本的查找表功能，可以作为编写查找表的参考-verilog lookup table functions to achieve the basic function lookup table can be used as reference for the preparation of a lookup table
<李九阳> 在 2025-06-24 上传 | 大小：4.1mb | 下载：0

[VHDL编程] action_vip_uart

说明：FPGA串口使用程序，通过调试验证，直接调用即可，方便使用-FPGA UART
<tangping> 在 2025-06-24 上传 | 大小：808kb | 下载：0

[VHDL编程] fifo

说明：CAN总线，DSP+FPGA+SJA1000架构，FPGA负责逻辑设计,此文件内有FPGA负责dsp和sja1000通信-CAN bus, DSP+ FPGA+ SJA1000 architecture, FPGA logic is responsible for the design, FPGA is responsible in this document have dsp and sja1000 Communications
<张浩阳> 在 2025-06-24 上传 | 大小：4kb | 下载：0

[VHDL编程] control_logic

说明：PCI总线的状态机程序，用突发模式写的，单周期可以用，突发模式没驱动，很好的东西哦-PCI bus state machine programs written using burst mode, single-cycle can be used, no burst mode driver, a very good thing, oh
<张浩阳> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] uart_send

说明：串口发送程序，用无数设备验证过的，可靠，波特率2M，系统时钟40M-Serial transmission program, verified by numerous equipment, reliable baud 2M, the system clock 40M
<张浩阳> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] 24bit-dadda-multiplier

说明：IT IS HIGHBRID MULTIPLIER WHERE WILL BE USEFUL TO GET HIGH SPEED MULTIPLICATION IN PROCESSORS
<ajay kumar> 在 2025-06-24 上传 | 大小：8kb | 下载：0

[VHDL编程] reversible-squarer

说明：it is hybrid squarer circuit which will be designed using reversible gates which having les hardware complexity with compared to the conventional gates
<ajay kumar> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] ddfs

说明：IT IS THE CIRCUIT WHICH EXACTLY WORK AS SINE WAVE GENERATOR, THIS CAN BE EFFICIENTLY USED IN THE COMMUNICATIONS SYSTEMS
<ajay kumar> 在 2025-06-24 上传 | 大小：87kb | 下载：0

[VHDL编程] 4-2-compressor

说明：IT IS THE HYBRID COMPRESSOR WHICH WILL BE USEFUL LOW POWER SINCE THE GATE COUNT AND DELAY REQUIRED IS VERY LESS COMPARED TO THE NORMAL DESIGN
<ajay kumar> 在 2025-06-24 上传 | 大小：1.53mb | 下载：0

[VHDL编程] vid_clkgen

说明：Xilinx xapp sink displayport vid clk geneator source
<asdfqqqwa> 在 2025-06-24 上传 | 大小：1kb | 下载：0