[VHDL编程] PCt

说明：这是关于赢vhdl语言变得信号采集卡，很有实用性，大家可以来看看的。-This is about winning VHDL language has become signal acquisition card, is very practical, we can take a look at the.
<同> 在 2025-06-10 上传 | 大小：10.75mb | 下载：0

[VHDL编程] TLC5510VHDL

说明：功能：基于VHDL语言，实现对高速A/D器件TLC5510控制-Features: Based on the VHDL language, realize high-speed A/D control devices TLC5510
<黄上> 在 2025-06-10 上传 | 大小：3kb | 下载：0

[VHDL编程] DAC0832VHDL

说明：DAC0832 接口电路程序.功能：产生频率为762.9Hz的锯齿波DAC0832VHDL程序与仿真-DAC0832 procedures interface circuit. Functions: generate the sawtooth frequency of 762.9Hz and simulation procedures DAC0832VHDL
<黄上> 在 2025-06-10 上传 | 大小：3kb | 下载：0

[VHDL编程] ALU_verilog

说明：用verilog语言编写的4位算术逻辑单元ALU,功能参考74181，包含.v文件以及测试用.vwf文件-Verilog languages with four arithmetic logic unit ALU, functional reference to 74,181, including. V documents and testing. Vwf document
<颜心馨> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] crc_verilog_xilinx

说明：这是一个在FPGA上实现CRC算法的程序，包含了CRC-8,CRC-12,CRC-16,CRC-CCIT,CRC-32一共五种校验形式。-err
<李奥运> 在 2025-06-10 上传 | 大小：10kb | 下载：0

[VHDL编程] watch_v1

说明：数字跑表 该跑表具有启动、复位、暂停、暂停后继续计时等功能 能显示的秒计数时间精确到小数点后第二位，即能显示**.**s 按钮设置防抖-Digital stopwatch in the stopwatch with start, reset, suspend, suspended after the time and other functions can show the seconds counting time accurate to the second place aft
<何川> 在 2025-06-10 上传 | 大小：524kb | 下载：0

[VHDL编程] VHDL_CCD

说明：用VHDL语言实现的图像传感器TCD132D的时序驱动代码,时序精准!-VHDL language with the image sensor TCD132D realize the timing-driven code, timing accurate!
<曾娟丽> 在 2025-06-10 上传 | 大小：68kb | 下载：0

[VHDL编程] Verilog

说明：很多实用的例程，包括触发器，译码器，多路选择器-A lot of useful routines, including the flip-flop, decoder, MUX
<张席龙> 在 2025-06-10 上传 | 大小：111kb | 下载：0

[VHDL编程] decoder3to8

说明：3-8译码器地简单实现，采用QUARTUSii5.0环境编译-3-8 decoder to realize a simple, using the compiler QUARTUSii5.0 environment
<洪磊> 在 2025-06-10 上传 | 大小：109kb | 下载：0

[VHDL编程] Frequency_divider

说明：用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序-With VERILOG HDL realize arbitrary frequency divider source code, is a generic procedure
<洪磊> 在 2025-06-10 上传 | 大小：131kb | 下载：0

[VHDL编程] gate

说明：verilog中调用门级电路的实验程序，实现了门级舰模-call Verilog gate-level circuit of the experimental procedures, to achieve a gate-level ship-mode
<洪磊> 在 2025-06-10 上传 | 大小：166kb | 下载：0

[VHDL编程] SIM

说明：MODELSIM的实验程序，在QUARTUSii中调用MODELSIM，实现仿真-ModelSim Experimental procedures QUARTUSii call MODELSIM, realize Simulation
<洪磊> 在 2025-06-10 上传 | 大小：149kb | 下载：0