[VHDL编程] hp and lp filter

说明：hp and lp filter verilog code..
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[VHDL编程] 16x 16 vedic mulbit

说明：vedic 16x16 design and teshbench fully working codes..
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[VHDL编程] reconf. router code xylinx

说明：design and fpga implementation of Routing algorithm for NOC
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[VHDL编程] fir filter design

说明：FIR FILTER DESIGN IN VERILOG ON FPGA
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[VHDL编程] qam16 modulator

说明：QAM16 MODULATOR VERILOG CODE ON FPGA
<GIRISH > 在 2025-06-26 上传 | 大小：1kb | 下载：0

[VHDL编程] hola mundo2

说明：hat the image I was created by convolving a true image with a % point-spread function PSF and possibly by adding noise. The algorithm % is optimal in a sense of least mean square error between the % estimated and the true images
<pierovdz| > 在 2025-06-26 上传 | 大小：4kb | 下载：0

[VHDL编程] booth

说明：16位booth乘法器的实现：先将被乘数的最低位加设一虚拟位。开始虚拟位变为零并存放于被乘数中，由最低位与虚拟位开始，一次判定两位，会有4种判定结果。(The 16 bit booth multiplier to achieve: first the least significant bit is added with a virtual position. Start a virtual becomes zero and stored in the multiplicand, startin
<药 > 在 2025-06-26 上传 | 大小：1kb | 下载：0

[VHDL编程] UART1

说明：可直接用于zedboard上的串口通信，利用zynq7000的pl部分实现一个简单的UART串口通信(Can be used directly on the zedboard serial communication, the use of zynq7000 PL part of the realization of a simple UART serial communication)
<奥卡姆剃刀 > 在 2025-06-26 上传 | 大小：214kb | 下载：0

[VHDL编程] time_zh_4

说明：按键选择状态，6位数码管显示，有闹钟、整点报时功能，时间可调(Button selection status, 6 digital display, alarm clock, the whole point timekeeping function, time adjustable)
<yueque > 在 2025-06-26 上传 | 大小：4.15mb | 下载：0

[VHDL编程] 键盘实验文件_modify

说明：键盘数据读取，并显示在数码管上，速度可达到100M频率(Read the keyboard data, and display on the digital tube, frequency speed can reach 100M)
<B_button > 在 2025-06-26 上传 | 大小：12kb | 下载：0

[VHDL编程] zhong5

说明：Basys2开发板上烧写后，可在LCD1602显示屏上动态显示年月日时分秒和温度值，并且可以手动设置闹钟和温度上下限，越限报警。(Basys2 development board programmer, can dynamically display the date when the minutes and seconds and temperature on the LCD1602 screen, and you can manually set the alarm clock and th
<陈诚 > 在 2025-06-26 上传 | 大小：1.99mb | 下载：0

[VHDL编程] JTAG_Example0_Verilog

说明：一个Verilog的JTAG程序例子，包括完整的说明文档和源文件。(tap_top.v This file is part of the JTAG Test Access Port (TAP) http://www.opencores.org/projects/jtag/ Author(s): Igor Mohor (igorm@opencores.org))
<ZhouGuofei > 在 2025-06-26 上传 | 大小：377kb | 下载：0