[VHDL编程] clock_test

说明：采用verilog语言，运行在FPGA上的时钟程序，包括小时、分钟、秒，进行计时(Clock programs, including hours, minutes, seconds)
<JJJim> 在 2025-06-09 上传 | 大小：456kb | 下载：0

[VHDL编程] Serial to parallel vhdl

说明：SERIAL TO PARALLEL VHDL CODE
<kiruthikka> 在 2025-06-09 上传 | 大小：9kb | 下载：0

[VHDL编程] Writing Testbenches using System Verilog

说明：Material to learn how to use system verilog and how to write testbenches for verification.
<DRAGON2018> 在 2025-06-09 上传 | 大小：2.64mb | 下载：0

[VHDL编程] 3M

说明：在FPGA实验操作系统实现ASK,FSK,PSK的调制解调，基带信号由M序列发生器产生，经过AD模块在示波器上进行显示，精油DA模块在同一块实验板上进行解调操作，生成信号控制LED灯的亮灭，并与调制输出信号在示波器上同时展示，并进行对比。基带信号为3MHz。(In the FPGA operating system experiment implementation ASK, FSK, PSK modulation and demodulation of the baseband signal
<ryanshuai> 在 2025-06-09 上传 | 大小：45.91mb | 下载：0

[VHDL编程] 8

说明：filter fir tap implementation
<rohitc234> 在 2025-06-09 上传 | 大小：23kb | 下载：0

[VHDL编程] xi

说明：xilinx screenshot vhdl verilog
<rohitc234> 在 2025-06-09 上传 | 大小：87kb | 下载：0

[VHDL编程] file2

说明：factorial file for the fortran pascal
<elbigbors> 在 2025-06-09 上传 | 大小：91kb | 下载：0

[VHDL编程] OSVersion

说明：os version Descr iption
<LimYoungJin> 在 2025-06-09 上传 | 大小：18kb | 下载：0

[VHDL编程] fifo_test

说明：fifo IP测试工程，有完整的testbench 直接编译仿真即可(FIFO IP test project, completed testbench .direct compilation and simulation)
<dufanbao> 在 2025-06-09 上传 | 大小：1.87mb | 下载：0

[VHDL编程] DIGITALCLOCK

说明：多功能数字种 可实现校时 闹钟 整点报时等功能(Multi-function digital species can realize the function of time alarm clock and other functions)
<guoerpro> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] m60

说明：使用verilog实现模六十计数即0-1-2-3-4-5-.......-59-0-1-2的功能。(Use Verilog to realize the function of the mode sixty count, 0-1-2-3-4-5-....-59-0-1-2.)
<guoerpro> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] DE10-Lite_v.2.0.1_SystemCD

说明：DE10-Lite_v.2.0.1_SystemCD
<MARS90002010> 在 2025-06-09 上传 | 大小：57.23mb | 下载：2