[VHDL编程] daima

说明：用VHDL语言设计一个8位加法器： 在八位加法器代码一中：加法器是由两个4位二进制加法器U1和U2组成的8位加法器逻辑电路，其中U1用来装载8位加法器中两个加数的低4位，而U2则用来装载高4位。在设计4位加法器时，定义输入信号量CIN、A、B以及输出信号量S、Cout。定义信号量SINT/AA/BB，将加数A和0并置后赋给AA，加数B和0并置后赋给BB，形成5位二进制数，这是为在做加法时发生溢出所做的处理，然后将加数AA与BB以及进位Cin相加赋给SINT，并将SINT的低4位赋给加数和S输
<SAM> 在 2025-06-21 上传 | 大小：9kb | 下载：0

[VHDL编程] vhld_fpga_box

说明：Verilog 编写的波形发生器，可发生正弦波，三角波，方波，可以调频-Prepared Verilog waveform generator, can occur sine, triangle wave, square wave, you can FM
<ivan> 在 2025-06-21 上传 | 大小：261kb | 下载：0

[VHDL编程] QIMO

说明：Verilog 编写的任意波形发生器，附带了顶层文件，输出波形-Verilog prepared arbitrary waveform generator, with a top-level document, the output waveform
<ivan> 在 2025-06-21 上传 | 大小：5.11mb | 下载：0

[VHDL编程] DDS

说明：基于quartus的DDS，可以发生正弦波，方波，三角波，附带了顶层文件，注释在程序中-Quartus on the DDS, can occur sine wave, square wave, triangle wave, with the top-level documents, notes in the procedure
<ivan> 在 2025-06-21 上传 | 大小：76kb | 下载：0

[VHDL编程] autoshop

说明：一个简单的自动售货机的程序，20种商品，2种价格。-A simple procedure for vending machines, 20 kinds of commodities, two kinds of prices.
<xixi> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] 8wei

说明：一个8位的十进制频率计数器，精度还不错。-An 8-bit frequency counter decimal precision is also good.
<xixi> 在 2025-06-21 上传 | 大小：1kb | 下载：1

[VHDL编程] counterjia23

说明：一个最基础的23进制加法计数器，学习VHDL一定会遇到的。-One of the most 23 hexadecimal adder based counters, learn VHDL will be encountered.
<xixi> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] 2007

说明：本数字示波器以单片机和FPGA为核心，对采样方式的选择和等效采样技术的实现进行了重点设计，使作品不仅具有实时采样方式，而且采用随机等效采样技术实现了利用实时采样速率为1MHz的ADC进行最大200MHz的等效采样。-The digital oscilloscope and a single-chip FPGA as the core, the choice of the sampling methods and the equivalent sampling technique designed
<chendan> 在 2025-06-21 上传 | 大小：14kb | 下载：0

[VHDL编程] coslist

说明：cos表值寄存器，1024点，10位地址，10位数据-the list of cos，1024 points，10 bits of address, 10 bits of data
<liufei> 在 2025-06-21 上传 | 大小：3kb | 下载：0

[VHDL编程] TestBench

说明：怎样写testbench 本文的实际编程环境：ISE 6.2i.03 ModelSim 5.8 SE Synplify Pro 7.6 编程语言 VHDL 在ISE 中调用ModelSim 进行仿真-、assert (s_cyi((DWIDTH-1)/4) = 0 ) and (s_ovi = 0 ) and (s_qutnt = conv_std_logic_vector(v_quot,DWIDTH)) and (s_rmndr = conv_std_log
<lei> 在 2025-06-21 上传 | 大小：88kb | 下载：0

[VHDL编程] clk_gen

说明：基于vhdl的分频器模块设计，已经经过调试，可直接调用-Divider vhdl module based on the design, debugging has been directly call
<郭帅> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] frecount

说明：基于vhdl的频率计控制器模块设计，已经经过调试，可直接调用-Vhdl based on the frequency of the controller module design, debugging has been directly call
<郭帅> 在 2025-06-21 上传 | 大小：3kb | 下载：0