[VHDL编程] sdram

说明：通过 UART 读写 SDRAM verilog 源代码 通过 UART 的接口发送命令来读写 SDRAM 命令格式如下： 00 02 0011 1111 2222 00： 写数据 02： 写个数 0011： 写地址 1111 2222： 写数据， 是 16 bit， 每写完一个数据，向串口发送 FF 回应； 输出： FF FF 01 03 0044 01: 读sdram 03： 读的个数 0044: 读的地址 输出： xxxx xx
<周西东> 在 2025-12-29 上传 | 大小：14kb | 下载：0

[VHDL编程] fpga

说明：基于现场可编程门阵列( Fie ld Programmab le Ga teA rrays, FPGA )硬件平台和背景差分算法设计一个静态背景下 的视频移动目标检测与跟踪系统, 并详细给出系统的实现过程。检测结果表明: 采用FPGA硬件实现系统设计, 极大地提高了 系统的处理速度, 在静态背景下, 可以实时、准确地检测和跟踪到移动目标。-Based on field programmable gate array (Fie ld Programmab le Ga teA rrays,
<chdj> 在 2025-12-29 上传 | 大小：556kb | 下载：0

[VHDL编程] ARM_register

说明：ARM寄存器组设计的源代码，使用Verilog编程实现，可以编译仿真通过。-将中文译成英语 ARM register set design source code, the use of Verilog programming, you can compile the simulation pass.
<jwj> 在 2025-12-29 上传 | 大小：2kb | 下载：0

[VHDL编程] Teletext_Core_Files_890607

说明：A teletext extraction source code for WST PAL B standard
<Ali> 在 2025-12-29 上传 | 大小：14kb | 下载：0

[VHDL编程] mem32_to_pcitarget_verilog

说明：This design example shows how to implement interface between 32-bit pci target Altera megafunction instantiation and a 32-bit synchronous memory
<minitman> 在 2025-12-29 上传 | 大小：20kb | 下载：0

[VHDL编程] mem64_to_pcitarget_verilog

说明：This design example shows possible interface between instantiation of Altera s 64-bit pci target megafunction and 64-bit synchronous memory -This design example shows possible interface between instantiation of Altera s 64-bit pci target megafunctio
<minitman> 在 2025-12-29 上传 | 大小：26kb | 下载：0

[VHDL编程] pcitarget_disconnect_verilog

说明：This design shows how to implement a disconnect of a pci target instantiation of Altera s pci megafunction
<minitman> 在 2025-12-29 上传 | 大小：18kb | 下载：0

[VHDL编程] FIFO

说明：FIFO的VERILOG代码编写 可综合的Verilog FIFO存储器-The VERILOG code FIFO write comprehensive Verilog FIFO memory
<lishaohui> 在 2025-12-29 上传 | 大小：16kb | 下载：0

[VHDL编程] fenpin

说明：分频电路的研究 主要包括：偶数分频（二分频、偶数分频占空比50 ）、奇数分频（占空比50 、占空比非50 ）、半整数分频（不要求占空比）、小数分频（不要求占空比）。 -Frequency of the circuit includes: an even frequency (half frequency, frequency 50 duty cycle even), odd-frequency (50 duty cycle, duty cycle of non-50 ), half-
<lishaohui> 在 2025-12-29 上传 | 大小：16kb | 下载：0

[VHDL编程] iicverilog

说明：i2c 源代码，i2c的功能实现，给初学者一定的参考-i2c source code, a reference for beginners
<xin> 在 2025-12-29 上传 | 大小：6kb | 下载：0

[VHDL编程] i2c_wreg

说明：i2c 功能写操作源代码，供大家参考一下，软件上已经编译OK-i2c write function of the source code for your reference, the software has been compiled OK
<xin> 在 2025-12-29 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA-DEVIDER

说明：基于FPGA的小数分频器的实现 频率合成技术是现代通讯系统的重要组成部分,他将一个高稳定和高准确度的基准频率,经过四则运算,产生同样稳定度和基准度的频率。-FPGA-based implementation of the fractional divider frequency synthesis technology is an important component of modern communications systems, he has a high stability and
<lishaohui> 在 2025-12-29 上传 | 大小：65kb | 下载：0