[VHDL编程] Storm

说明：Storm可以同时对蛋白序列进行BLASTFASTAPfamProtParam分析软件并将结果输出到数据库中.zip-Storm can be BLASTFASTAPfamProtParam of protein sequence analysis software and the results output to the database. Zip
<陈虎> 在 2025-06-08 上传 | 大小：23.63mb | 下载：0

[VHDL编程] sim_uart

说明：uart 收发器 verilog 代码，实现自收发功能 sys clk = 25m, baud 9600 停止位1， 无校验位； 代码实现了串口自收发功能，及把从 PC 收到的内容都发送会 PC, 其他波特率，自行修改代码即可，在 alter 的FPGA 上调试通过； -verilog code uart transceiver to achieve self-transceiver function sys clk = 25m, baud 9600 1 stop bit, no par
<周西东> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] dct

说明：all ok...4 Dec 2009 ... In this method the 2-Dimensional DCT is obtained by taking two ... column-wise 1D DCT is ascertained which gives the 2D DCT of the data. ... The design is done in Verilog HDL and the simulation is done in Modelsim 6.3b.
<haziq36> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] cf_interleaver_6_16

说明：6*16交织器的实现，非常有用，希望对你有所帮助-6*16interleaver
<小黑豆> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] sdram

说明：通过 UART 读写 SDRAM verilog 源代码 通过 UART 的接口发送命令来读写 SDRAM 命令格式如下： 00 02 0011 1111 2222 00： 写数据 02： 写个数 0011： 写地址 1111 2222： 写数据， 是 16 bit， 每写完一个数据，向串口发送 FF 回应； 输出： FF FF 01 03 0044 01: 读sdram 03： 读的个数 0044: 读的地址 输出： xxxx xx
<周西东> 在 2025-06-08 上传 | 大小：14kb | 下载：0

[VHDL编程] fpga

说明：基于现场可编程门阵列( Fie ld Programmab le Ga teA rrays, FPGA )硬件平台和背景差分算法设计一个静态背景下 的视频移动目标检测与跟踪系统, 并详细给出系统的实现过程。检测结果表明: 采用FPGA硬件实现系统设计, 极大地提高了 系统的处理速度, 在静态背景下, 可以实时、准确地检测和跟踪到移动目标。-Based on field programmable gate array (Fie ld Programmab le Ga teA rrays,
<chdj> 在 2025-06-08 上传 | 大小：556kb | 下载：0

[VHDL编程] ARM_register

说明：ARM寄存器组设计的源代码，使用Verilog编程实现，可以编译仿真通过。-将中文译成英语 ARM register set design source code, the use of Verilog programming, you can compile the simulation pass.
<jwj> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] Teletext_Core_Files_890607

说明：A teletext extraction source code for WST PAL B standard
<Ali> 在 2025-06-08 上传 | 大小：14kb | 下载：0

[VHDL编程] mem32_to_pcitarget_verilog

说明：This design example shows how to implement interface between 32-bit pci target Altera megafunction instantiation and a 32-bit synchronous memory
<minitman> 在 2025-06-08 上传 | 大小：20kb | 下载：0

[VHDL编程] mem64_to_pcitarget_verilog

说明：This design example shows possible interface between instantiation of Altera s 64-bit pci target megafunction and 64-bit synchronous memory -This design example shows possible interface between instantiation of Altera s 64-bit pci target megafunctio
<minitman> 在 2025-06-08 上传 | 大小：26kb | 下载：0

[VHDL编程] pcitarget_disconnect_verilog

说明：This design shows how to implement a disconnect of a pci target instantiation of Altera s pci megafunction
<minitman> 在 2025-06-08 上传 | 大小：18kb | 下载：0

[VHDL编程] FIFO

说明：FIFO的VERILOG代码编写 可综合的Verilog FIFO存储器-The VERILOG code FIFO write comprehensive Verilog FIFO memory
<lishaohui> 在 2025-06-08 上传 | 大小：16kb | 下载：0