[VHDL编程] uart

说明：状态机实现的可配置uart模块，经过fpga验证-State machine implementation can be configured to uart module, after verification fpga
<sj> 在 2025-06-28 上传 | 大小：2kb | 下载：0

[VHDL编程] IDEinterface

说明： IDE接口时序和最全的接口定义，通过它可以实现硬盘的扇区读写-IDE interface timing and the most comprehensive interface definition, it can be achieved by sector hard disk read and write
<wang> 在 2025-06-28 上传 | 大小：416kb | 下载：0

[VHDL编程] tongxin

说明：串口与电脑的通信 可以用调试助手 进行试验 采用verilog语言设计 编译已通过-Serial communication with the computer test can be used with debugging assistant compiled verilog language design has passed
<王冠> 在 2025-06-28 上传 | 大小：499kb | 下载：0

[VHDL编程] anjianshumaguan

说明：按键与数码管显示 采用verilog语言编译 可在quarter ii编译 所有文件都包含了-Buttons and digital display with verilog language compiler can be compiled in the quarter ii files contain all
<王冠> 在 2025-06-28 上传 | 大小：249kb | 下载：0

[VHDL编程] LCD12864

说明： LCD12864显示 verilog hdl编译已通过 编译器 Quartus II 9.0sp2 所有文件已包含-LCD12864 Show verilog hdl compiler has compiler Quartus II 9.0sp2 through all the files included
<王冠> 在 2025-06-28 上传 | 大小：607kb | 下载：0

[VHDL编程] 2BCD

说明：二进制转BCD码 verilog hdl Quartus II 9.0sp2 编译通过 所有的文件-Binary to BCD code verilog hdl Quartus II 9.0sp2 compile all the documents
<王冠> 在 2025-06-28 上传 | 大小：280kb | 下载：0

[VHDL编程] ftdd

说明：在fpga中实现demosaicing的功能-Implemented in fpga function demosaicing
<吴佳良> 在 2025-06-28 上传 | 大小：2kb | 下载：0

[VHDL编程] UART

说明：A sample that describe how to make wiring between modules using verilog ,it contain two stages of inverter of SW1 as input and LD7 as output
<xzorox> 在 2025-06-28 上传 | 大小：748kb | 下载：0

[VHDL编程] MSP430C

说明：用FPGA实现JPEG的Verilog源代码-JPEG with the FPGA implementation of the Verilog source code
<杜晓伟> 在 2025-06-28 上传 | 大小：733kb | 下载：0

[VHDL编程] exp_cpu_vhd

说明：cpu模型，除了时序和显示模块，有两个warning-A CPU module except downloading parts,such as SHIXU and XIANSHI.This version has 2 warning as below.But functional waveform shows --a right execution of computing. --ZHANG Hongjie 2010.6.11 -- Warning: Inf
<doufangzheng> 在 2025-06-28 上传 | 大小：2kb | 下载：0

[VHDL编程] screw

说明：一个好用的扰码器，主要用在光纤通信上面。因为为了保持送给光模块的信号不是全1或者全0-A nice scrambler, mainly used in optical fiber communication above. Because in order to maintain the optical module of the signal is not sent to all 1 or all 0
<刘金华> 在 2025-06-28 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog_16_SRAM

说明：一个很好的Verilog测试sram程序-Verilog test sram
<王亮> 在 2025-06-28 上传 | 大小：699kb | 下载：0