[VHDL编程] FPGA-basedimplementationoftherootraisedcosine

说明：基于FPGA实现根升余弦滤波器的研究（在MATLAB环境中）-FPGA-based implementation of the root raised cosine filter (in the MATLAB environment)
<xiaoyuehaome> 在 2025-07-20 上传 | 大小：38kb | 下载：0

[VHDL编程] reset

说明：这是个关于同步复位和异步复位问题的探讨，最后得出同步释放，异步复位的效果最好 文件中有编好的verilog文件工程，以及仿真结果和RTL分析图，分析的很详细-This is a synchronous reset and asynchronous reset on the issue of the conclusion that synchronous release, asynchronous reset of the best documents are programmed veril
<maohuhua> 在 2025-07-20 上传 | 大小：537kb | 下载：0

[VHDL编程] NominaltoBinary

说明：this vi is used specially in fpga targets to convert nominal raw material to binary
<habal> 在 2025-07-20 上传 | 大小：9kb | 下载：0

[VHDL编程] comparator_2

说明：General digital comparator
<Ding Shijing> 在 2025-07-20 上传 | 大小：20kb | 下载：0

[VHDL编程] VerilogHDLREV1.0

说明：verilog hdl那些事儿 REV1.0-verilog hdl REV1.0
<Johnson.Zhang> 在 2025-07-20 上传 | 大小：10.1mb | 下载：0

[VHDL编程] MIMASUO

说明：伴随着集成电路(IC)技术的发展,EDA技术已经成为现代电子设计的发展趋势，并在各大公司、企事业单位和科研教学部门广泛使用。VHDL是一种全方位的硬件描述语言，几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VHDL来完成。本文阐述了EDA的概念和发展、VHDL语言的优点和语法结构并分析讲解了智能抢答器的各模块的功能要求、基本原理以及实现方法。本系统的设计就是采用VHDL硬件描述语言编程，基于Quartus II平台进行编译和仿真来实现的，其采用的模块化、逐步细
<RONG> 在 2025-07-20 上传 | 大小：175kb | 下载：0

[VHDL编程] bmp

说明：Quick BMP-Test for CY7C68013A-USb device. Ready to run program for FPGA.
<abel> 在 2025-07-20 上传 | 大小：22kb | 下载：0

[VHDL编程] VHDLvom22.08.2008

说明：Very simple program for FPGA to write bulk data on CY7C68013A USB controller.
<abel> 在 2025-07-20 上传 | 大小：1.38mb | 下载：0

[VHDL编程] Channel_EstimationMIMO

说明：本文对MIMO技术中的信道估计、空时编码和单载波频域均衡技术（SC-FDE）及其在FPGA上的实现进行了深入的研究-In this paper, MIMO channel estimation techniques, space-time coding and single-carrier frequency domain equalization (SC-FDE) and its implementation on FPGA-depth study carried out
<w> 在 2025-07-20 上传 | 大小：1.1mb | 下载：0

[VHDL编程] VHDLBhasker

说明：ebook HAVING ALL DETAILS CHEPTERS OF J BHASKER-ebook HAVING ALL DETAILS CHEPTERS OF J BHASKER
<pardeep> 在 2025-07-20 上传 | 大小：2.61mb | 下载：0

[VHDL编程] Seven_code_translator

说明：七段译码显示，Verilog HDL实现-Seven segment decoder display, Verilog HDL implementation
<geraint> 在 2025-07-20 上传 | 大小：106kb | 下载：0

[VHDL编程] XilinxISEDesignSuite12.3Tutorial

说明：最新Xilinx ISE12.3 开发环境使用指南-The Guide of the latest Development environment for Xilinx ISE12.3
<胡国平> 在 2025-07-20 上传 | 大小：1.35mb | 下载：0