[VHDL编程] qiche.doc

说明：随着经济社会的快速发展越来越多的人拥有了自己的汽车，安全行驶也越来越受到人们的重视，而汽车尾灯正确的闪亮对安全行驶起着不容忽视的作用。-With the rapid economic and social development of more and more people have their own car, safe driving more and more attention has been paid, and taillights flash the correct play o
<quanguoxiang> 在 2025-06-11 上传 | 大小：298kb | 下载：0

[VHDL编程] A20

说明：1981 年8 月，IBM 公司最初推出的个人计算机IBM PC 使用的CPU 是Intel 8088。在该微机中地址线只有20 根(A0 – A19)。在当时内存RAM 只有几百KB 或不到1MB 时，20 根地址线已足够用来寻址这些内存。其所能寻址的最高地址是0xffff:0xffff，也即0x10ffef。对于超-A20 地址线问题.doc
<刘禄> 在 2025-06-11 上传 | 大小：5kb | 下载：0

[VHDL编程] RS_coder

说明：基于verilog的RS编码器 绝对实用-Based on the RS encoder verilog absolute utility
<吴> 在 2025-06-11 上传 | 大小：174kb | 下载：0

[VHDL编程] ff_mul

说明：基于rs编码器的verilog伽罗华域乘法器设计-Rs encoder based on Galois field multiplier verilog
<吴> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] ps2

说明：本程序实现的是基于FPGA的ps/2键盘接口电路，能够在数码管上显示出键盘的输入内容！-This procedure is based on FPGA implementation of the ps/2 keyboard interface circuit, able to display the digital keyboard input!
<张东林> 在 2025-06-11 上传 | 大小：1.93mb | 下载：0

[VHDL编程] freq

说明：本程序是基于vhdl语言的8位16进制频率计，待测频率范围是1HZ~100MHZ。-This procedure is based on the vhdl language 8 16 hex frequency, frequency range tested 1HZ ~ 100MHZ.
<张东林> 在 2025-06-11 上传 | 大小：679kb | 下载：0

[VHDL编程] dds

说明：verilog 硬件语言实现DDS，使用ise11.1和modelsim se6.5仿真测试-verilog hardware language DDS, using the simulation test ise11.1 and modelsim se6.5
<linzi> 在 2025-06-11 上传 | 大小：2.47mb | 下载：0

[VHDL编程] div_any_nodd

说明：使用verilog硬件语言实现任意奇数分频，使用ise11.1和modelsim仿真测试-Verilog language using any odd hardware divide, and the modelsim simulation testing using ise11.1
<linzi> 在 2025-06-11 上传 | 大小：498kb | 下载：0

[VHDL编程] div_n_0_5

说明：使用verilog实现任意奇数n+0.5分频，使用ise11.1和modelsim se6.5仿真测试-Using an arbitrary odd number n+0.5 verilog divide, the use of simulation testing ise11.1 and modelsim se6.5
<linzi> 在 2025-06-11 上传 | 大小：770kb | 下载：0

[VHDL编程] ffj

说明：使用硬件语言实现分接，使用QUARTUS2软件仿真测试-Tap hardware language, the use of simulation testing QUARTUS2
<linzi> 在 2025-06-11 上传 | 大小：2.19mb | 下载：0

[VHDL编程] stopwatch1

说明：stopwatch : verilog source code
<hanjaeyoung> 在 2025-06-11 上传 | 大小：1.07mb | 下载：0

[VHDL编程] watch(2)

说明：digital watch : verilog source code
<hanjaeyoung> 在 2025-06-11 上传 | 大小：390kb | 下载：0