[VHDL编程] 16DIANTIKONGZHI

说明：16层电梯控制VHDL程序 内含各个模块的程序-16 floors of elevator control program includes modules in VHDL program
<李灿> 在 2025-06-08 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGA-and-DSP-based-on-the-Bayer-format-image-pre-p

说明：在图像实时处理的过程中，下层图像预处理的数据量大，运算简单，但是要求运算速率高，可以用FPGA硬件来处理，上层所处理的数据量少，算法结构复杂，适于运算速度快，寻址灵活的DSP数字信号处理器进行处理。该系统充分发挥了FPGA和DSP各自的优势，能更好地提高图像处理的实时性，降低成本。 -Real-time processing in the image process, the lower the amount of data preprocessing, simple operation,
<汪江> 在 2025-06-08 上传 | 大小：95kb | 下载：0

[VHDL编程] VLSI

说明：CRC并行16位计算，十分强大，十分好用-CRC parallel 16-bit computing, is very powerful, very easy to use
<zh> 在 2025-06-08 上传 | 大小：1.45mb | 下载：0

[VHDL编程] VerilogHDL

说明：Verilog HDL的基本语法 Verilog HDL的基本语法-Verilog HDL
<林海> 在 2025-06-08 上传 | 大小：363kb | 下载：0

[VHDL编程] counter

说明：VHDL常用的计数器模块，包括各种类型的计数器，可供参考-commonly used VHDL modules, including counters, decoders, encoders, latches, etc., can be used as reference
<nie> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] timer_led

说明：nios2 IDE ，时钟程序，实现其主要功能如下：1．在液晶屏上显示时间、日期、状态提示；2．在控制台上显示时间、日期、状态提示；3．对时间、日期能够进行设置；4．在8位七段显示器上显示时间、日期；5. 整点报时功能（利用LED闪烁提醒）。请根据请添加的cpu系统更改其中的调用名称。-nios2 IDE, clock procedures to achieve its main function is as follows: 1. Displayed on the LCD screen tim
<cd> 在 2025-06-08 上传 | 大小：3kb | 下载：0

[VHDL编程] Turbodecoders

说明：it consist of decoding of turbodecoders
<manu> 在 2025-06-08 上传 | 大小：396kb | 下载：0

[VHDL编程] usb1.1

说明：USB 1.1的verilog代码，已通过fpga 程序源代码内容-Verilog code for USB 1.1, has passed through the contents of the source code fpga
<huipengliu> 在 2025-06-08 上传 | 大小：62kb | 下载：0

[VHDL编程] bookForEDA

说明：EDA实验中的实验指导书,包含常见的几个实验，硬件、vhdl-book form eda/vhdl
<李寡妇> 在 2025-06-08 上传 | 大小：216kb | 下载：0

[VHDL编程] SDRAM

说明：介绍了sdram的原理，非常详细，可以供学习者和开发者参考-Introduced the principle of sdram, very detailed, you can reference for learners and developers
<萤火之光> 在 2025-06-08 上传 | 大小：1.85mb | 下载：0

[VHDL编程] 74LS

说明：数字逻辑与系统的关于所有的器件74LS的介绍，功能表-Digital Logic and System devices 74LS on the introduction of all the menu
<万淑红> 在 2025-06-08 上传 | 大小：8.53mb | 下载：0

[VHDL编程] code

说明：clk_sys为输入时钟，rst为复位信号，clk_out为输出分频时钟，div_num为分频数目。多少分频就把div_num赋多少值。-awet.etr.ert.ewtewjtr eqtr ert ert ewr erwrt ewrt ret5 asd er.
<happybrave> 在 2025-06-08 上传 | 大小：1kb | 下载：0