[VHDL编程] Circuit-modeling-mux

说明：电路建模--简单和复杂的Mux建模思想 信号，表达式等-Circuit modeling- simple and complex signals Mux modeling thought, expression, etc.
<李拉> 在 2025-06-11 上传 | 大小：28kb | 下载：0

[VHDL编程] dmx512

说明：DMX512接收程序C源代码，DMX512接收程序-C source code of the receiving program DMX512, DMX512 receiving program
<itsemi> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] Shannon-expansion-of-Boolean-logic

说明：香农扩展即布尔逻辑扩展，是卡诺逻辑化简的反向运算。香农扩展相当于逻辑复制，提高频率；而卡诺逻辑化简相当于资源共享，节约面积-Shannon expansion of Boolean logic or extension, is simply the reverse Carnot logical operations. Shannon expansion is equivalent to the logical replication, increased frequency and simpl
<李拉> 在 2025-06-11 上传 | 大小：41kb | 下载：0

[VHDL编程] clock-synchronized-registers

说明：一般来说，CPU的读写时钟会引入到PLD中，笔者利用CPU的读写时钟实现同步读写寄存器，提高设计的可靠性。因此这种建模方式是推荐的CPU读写PLD寄存器建模方式-In general, CPU clock will read and write the introduction to the PLD, the author uses the CPU to read and write clock synchronized read and write registers, improve des
<李拉> 在 2025-06-11 上传 | 大小：88kb | 下载：0

[VHDL编程] delay

说明：1. Blocking_LHS_Delay：阻塞赋值左式延时。 2. Blocking_RHS_Delay：阻塞赋值右式延时。 3. NonBlocking_LHS_Delay：非阻塞赋值左式延时。 4. NonBlocking_RHS_Delay：非阻塞赋值右式延时。 -1. Blocking_LHS_Delay: blocking assignment left-style delay. 2. Blocking_RHS_Delay: blocking assignment t
<李拉> 在 2025-06-11 上传 | 大小：7kb | 下载：0

[VHDL编程] Testbench

说明：掌握多顶层结构化Testbench的方法-Testbench to know more structured way to the top
<李拉> 在 2025-06-11 上传 | 大小：151kb | 下载：0

[VHDL编程] PIC-SPI

说明：PIC16F877A进行SPI通讯，将数据发送给25C040，同时显示从25C040读出的数据-PIC16F877A for SPI communication, the data sent to the 25C040, also shows the data read out from the 25C040
<lyhas> 在 2025-06-11 上传 | 大小：19kb | 下载：0

[VHDL编程] Schmitt-trigger-keyboard-interface

说明：基于施密特触发的键盘接口电路，有效降低触发延迟，缩短键盘反应时间 以verilog实现-Schmitt trigger on the keyboard interface circuit, effectively reducing the trigger delay and shorten the reaction time to verilog implementation keyboard
<李拉> 在 2025-06-11 上传 | 大小：1.05mb | 下载：0

[VHDL编程] digicnt1

说明：24小时正、反计时器。通过2个按键实现归零及正、反计时，带有暂停和恢复按键。48MHz晶振，7段数码管输出。-24 hours of positive and negative timer. Achieved through two key zero, and positive and negative time, with a pause and resume button. 48MHz crystal, 7 segment LED output.
<夏江南> 在 2025-06-11 上传 | 大小：487kb | 下载：0

[VHDL编程] Verilog

说明：在Verilog中有两种类型的赋值语句：连续赋值和过程赋值。赋值表达式由三个部分组成：左值、赋值运算符（=或<=）和右值。右值可以是任何类型的数据，包括net型和register型；但对连续赋值，左值必须是net类型的数据；而过程赋值，左值必须是register类型的数据。下面将作详细描述-There are two types in the Verilog assignment statement: continuous assignment and process assignment
<林林> 在 2025-06-11 上传 | 大小：5kb | 下载：0

[VHDL编程] digital-system-design

说明：基于VHDL语言的七段显示管程序， 实现9个数字循环 并且能控制播放速度-SEVEN SEGMENT DISPLAY
<周兴业> 在 2025-06-11 上传 | 大小：172kb | 下载：0

[VHDL编程] USB2.0-IP-core

说明：用verilog 写的USB2.0，含源码。从别处找来的，不敢独享，希望对大家有帮助-Written by verilog USB2.0, including source code. Recruited from elsewhere, and not exclusive, we want to help
<柳同学> 在 2025-06-11 上传 | 大小：196kb | 下载：0