[VHDL编程] crc

说明：CRC编程源程序，使用Verilog硬件编程语言进行编程-CRC program source code, Verilog hardware programming language used to program
<zhaoyf> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] fir

说明：FIR滤波器，使用Verilog硬件描述语言进行编程-FIR filter, using the Verilog hardware descr iption language programming
<zhaoyf> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] 5-ge-ram-core

说明：5个ram核，arm6_verilog,arm7_verilog_1,arm7_VHDL,Core_arm_VHDL,nnARM01_11_1_3 arm6_verilog.rar 一个最简单的arm内核，verilog写的，有点乱 arm7_verilog_1.rar J. Shin用verilog写的arm7核心，结构良好，简明易懂 nnARM01_11_1_3.zip.zip nnARM开源项目，国防科技大学牛人ShengYu Shen写的，原来放在opencores上，因为写
<YeZiqiang> 在 2025-06-20 上传 | 大小：1.1mb | 下载：0

[VHDL编程] key

说明：cpld的按键数码管显示程序 用VHDL编程-cpld key digital display program
<杨文婧> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Virtex-5

说明：The Virtex® -5 family provides the newest most powerful features in the FPGA market. Using the second generation ASMBL™ (Advanced Silicon Modular Block) column-based architecture, the Virtex-5 family contains five distinct platforms (sub-f
<zhang> 在 2025-06-20 上传 | 大小：21.49mb | 下载：0

[VHDL编程] Embedded-Processor-Block

说明：This reference guide is a descr iption of the embedded processor block in Virtex® -5 FXT FPGAs.
<zhang> 在 2025-06-20 上传 | 大小：2.53mb | 下载：0

[VHDL编程] decrypt_controll

说明：controller for fast_aes128. Sends start and load pulses at a lower clock than main_clk.
<safe_cpu> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] downsizer

说明：A FSM that extracts the 18 LSB out of a 128 bit vector and forwards it as a 18 bit vector.
<safe_cpu> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] freqdiv

说明：A frequenzzzy divider that divides the clock signal rate with a factor of 25.
<safe_cpu> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] IO_controll

说明：this a controller, mainly for the nexys2 board based around the spartan 3E fpga from xilinx. controlls various outputs and inputs.-this is a controller, mainly for the nexys2 board based around the spartan 3E fpga from xilinx. controlls various outpu
<safe_cpu> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] stoppsignal

说明：A VHDL module that counts long pulses on the inport counting rising edges.
<safe_cpu> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] mc_t

说明：利用verilog实现H.264中半像素插值功能。30个周期完成一个4x4块儿的横向、纵向和斜向的插值。-Verilog implementation using H.264 in the half-pixel interpolation function. 30 cycles to complete a 4x4 pieces of horizontal, vertical and diagonal interpolation.
<吴汶泰> 在 2025-06-20 上传 | 大小：16.5mb | 下载：0