资源列表
[VHDL编程] reg
说明：Synchronous register (Behavioral representation) - an 8-bit register to store the values of switches SW7-SW0 on the outputs LEDR7-LEDR0 as the key KEY0 is pressed.<dawnofangry> 在 2025-06-17 上传 | 大小：237kb | 下载：0
[VHDL编程] usb20arm_by
说明：vhdl for usb2.0 interface-vhdl for usb2.0<gerile> 在 2025-06-17 上传 | 大小：3kb | 下载：0
[VHDL编程] Estimating19609112312005
说明： Simple exercise that calculate the Taylor expansion of the exponential function. Input variables: degree N vector of evaluation points, x At each step plots the Taylor polynomial and compare with the real function function y=<ali> 在 2025-06-17 上传 | 大小：4kb | 下载：0
[VHDL编程] VGA_Controllerin-vhdl
说明：VHDL VGA controller that can controller the video (vga) scgy sginals<roy> 在 2025-06-17 上传 | 大小：2kb | 下载：0
[VHDL编程] adder4_head
说明：4位二进制并行加法器。现在普遍使用的并行加法器是超前进位加法器，在几个全加器的基础上增加了一个超前进位形成逻辑，以减少由于逐步进位信号的传递所造成的时延。-Four binary parallel adder. Now commonly used parallel adder is advanced in several adder, carries on the basis of QuanJia device adds an advanced form logic, to reduce car<张凯> 在 2025-06-17 上传 | 大小：246kb | 下载：0
[VHDL编程] shift4
说明：移位寄存器中的数据可以在移位脉冲作用下一次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。 -The data in the shift register in shift pulses can move or by bit right next moves left, data can be parallel input, parallel output, also can serial input,<张凯> 在 2025-06-17 上传 | 大小：188kb | 下载：0
[VHDL编程] shift16
说明：The data in the shift register in shift pulses can move or by bit right next moves left, data can be parallel input, parallel output, also can serial input, serial output, still can parallel input, output, serial input, serial, parallel output is fle<张凯> 在 2025-06-17 上传 | 大小：271kb | 下载：0
[VHDL编程] mux16
说明：在乘法器电路中，乘数中的每一位都要和被乘数的每一位相与，并产生其相应的乘积位。这些局部乘积要馈入到全加器的阵列中（合适的时候也可以用半加器），同时加法器向左移位并表示出乘法结果。-On time-multiplier circuit, in each of the multiplier to each BeiChengShu paleotopography, and produce its corresponding product bits. These local product will<张凯> 在 2025-06-17 上传 | 大小：541kb | 下载：0
[VHDL编程] adder
说明：加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。-The number of adder is produced and device. Addend and BeiJiaShu as input, and the device for output with binary for half a gal device. If BeiJiaShu and low addends, into digits<张凯> 在 2025-06-17 上传 | 大小：295kb | 下载：0
[VHDL编程] quartus-and-modelsim-for-OFDM
说明：关于quartus与modelsim 仿真-about quartus and modelsim simulator<donglijun> 在 2025-06-17 上传 | 大小：1.48mb | 下载：0