[VHDL编程] processor_bkup

说明：It is the simple processor design.It will help to visualize how to develop different modules and then finally integrate them in top module.It also contains simulation files.
<GajenJung> 在 2025-06-19 上传 | 大小：133kb | 下载：0

[VHDL编程] 1602-simple

说明：实现fpga控制lcd显示的驱动，思想清晰易懂，有助于初学者的学习和借鉴！-Achieve fpga control lcd display driver, thinking clear and easy to understand, to help beginners learn!
<王帅> 在 2025-06-19 上传 | 大小：756kb | 下载：0

[VHDL编程] mux

说明：It is a simple mux created using vhdl.It will be helpful for beginners in vhdl.It also contains simulation file.
<GajenJung> 在 2025-06-19 上传 | 大小：47kb | 下载：0

[VHDL编程] decoder

说明：It is a simple decoder created using vhdl in xilinx ise.It will helpful for beginners to create deocder using this.testbench for simulation is also created.
<GajenJung> 在 2025-06-19 上传 | 大小：415kb | 下载：0

[VHDL编程] alarm_machine

说明：basic verilog HDL samples realizing an alarm clock circuit
<YUHAN YAO> 在 2025-06-19 上传 | 大小：121kb | 下载：0

[VHDL编程] TIMER_tb_v1

说明：testbench for the alarm clock circuit
<YUHAN YAO> 在 2025-06-19 上传 | 大小：1kb | 下载：0

[VHDL编程] timer_netlist

说明：netlist of an alarm clock circuit
<YUHAN YAO> 在 2025-06-19 上传 | 大小：6kb | 下载：0

[VHDL编程] alarm-clock

说明：Final project datasheet for alarm clock
<YUHAN YAO> 在 2025-06-19 上传 | 大小：347kb | 下载：0

[VHDL编程] handbook

说明：handbook for verilog hdl language
<YUHAN YAO> 在 2025-06-19 上传 | 大小：975kb | 下载：0

[VHDL编程] stse2

说明：Project of tests of FPGA with simulator using ISCAS
<faria> 在 2025-06-19 上传 | 大小：781kb | 下载：0

[VHDL编程] singnal

说明：VHDL实现通用通信信号源，包括sin，cos，方波，三角波，BPSK，GMSK，ASK，16QAM等信号的产生以及DDS，PLL的VHDL系统代码-VHDL implementation of universal communication sources, including sin, cos, square, triangle, BPSK, GMSK, ASK, 16QAM and other signal generation and DDS, PLL system, the VHDL
<张泽端> 在 2025-06-19 上传 | 大小：1kb | 下载：0

[VHDL编程] UART

说明：UART波特率自适应程序，可以适应不同波特率的通信需求-UART baud rate adaptive program can be adapted to the communication needs of different baud
<叶枫> 在 2025-06-19 上传 | 大小：9kb | 下载：0