[VHDL编程] retiming

说明：这篇文章讲述了register retiming技术.这项技术是设计VLSI必须要掌握的技能，另外在基于FPGA设计中，register retiming可以使系统频率上升，提高吞吐量。-This paper describe a register retiming mode for VLSI and FPGA-based design. This mode adopted for design can enhance system throughput and increase system
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[VHDL编程] Detecta_Header

说明：Detect header 7EH in a serial communication
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[VHDL编程] FSM_Recepcion

说明：Finite State Machine to receive data froma pc ina serial communication-Finite State Machine to receive data froma pc ina serial communication
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[VHDL编程] LFSR

说明：Linear Feedback Shift Register created to generate random numbers
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[VHDL编程] Prueba_RS232

说明：Its only a schematic of probe to complete the sending of data through rs232
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[VHDL编程] RNG

说明：Random number Generator based in vhdl
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[VHDL编程] decoder_case

说明：verilog hdl program for decoder
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[VHDL编程] decoder_ca

说明：coder for different modules in verilog
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[VHDL编程] decoder

说明：coder for different modules in verilog
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[VHDL编程] decode

说明：codes for different modules in verilog
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[VHDL编程] decode12

说明：codes for different modules in verilog
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[VHDL编程] decoder-and-encoder

说明：codes for different modules in verilog
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