[VHDL编程] basketball24

说明：基于FPGA的篮球24秒计时器，开发环境为MAXPLUS-24 second timer in the FPGA-based basketball,Development environment for MAXPLUS
<cynthia> 在 2026-01-03 上传 | 大小：1kb | 下载：0

[VHDL编程] addsub

说明：使用verilog语言，在FPGA平台上实现加减法器功能。-The use of Verilog language, in FPGA platform to achieve plus-minus function
<丁帅> 在 2026-01-03 上传 | 大小：271kb | 下载：0

[VHDL编程] 10jinzhijishuqi

说明：基于fpga的十进制计数器，开发环境为maxpius-Decimal counter fpga-based development environment for maxpius
<cynthia> 在 2026-01-03 上传 | 大小：54kb | 下载：0

[VHDL编程] comparator

说明：使用verilog语言，在FPGA开发工具ISE上实现比较器功能。-The use of Verilog language, in FPGA ISE development tools to achieve the comparator function.
<丁帅> 在 2026-01-03 上传 | 大小：615kb | 下载：0

[VHDL编程] kt1

说明：基于FPGA的可控100进制可逆计数器，运行环境maxplus-Controlled 100 hex reversible counter FPGA-based operating environment maxplus
<cynthia> 在 2026-01-03 上传 | 大小：257kb | 下载：0

[VHDL编程] flip_flop

说明：使用verilog语言，在FPGA开发工具ISE上实现触发器功能。-The use of Verilog language, in FPGA ISE development tools to achieve the flip-flop function.
<丁帅> 在 2026-01-03 上传 | 大小：158kb | 下载：0

[VHDL编程] kt2

说明：基于FPGA的交通灯控制系统，红、绿灯按一定的规律亮和灭，绿灯亮时，表示该车道允许通行；红灯亮时，该车道禁止通行。并在亮灯期间进行倒计时，并将运行时间用数码管显示出来。-FPGA-based traffic light control system, red, green, according to certain rules to turn on and off the green light indicates that the lane is allowed to pass red li
<cynthia> 在 2026-01-03 上传 | 大小：284kb | 下载：0

[VHDL编程] kt3tuo

说明：基于FPGA的多功能数字钟系统（层次化设计）拓展功能包括：报时、校时校分、6到18点时段控制亮灯-Multi-functional digital clock system (hierarchical design) in the FPGA-based development features include: timekeeping, school Calibration of 6-18 hours to control lighting
<cynthia> 在 2026-01-03 上传 | 大小：560kb | 下载：0

[VHDL编程] exp_cnt_xuehao365_7seg

说明：计数器 数码管 3位十进制 exp_cnt_xuehao365_7seg.vhd为顶层文件-Counter digital tube three decimal exp_cnt_xuehao365_7seg. VHD for top level file
<zone> 在 2026-01-03 上传 | 大小：3kb | 下载：0

[VHDL编程] timecontrol

说明：verilog 语言实现巴克码和写串行数据，对PLL进行配置。-using verilog to generate bakema and write series datas for PLL conifgure.
<D.eason> 在 2026-01-03 上传 | 大小：1kb | 下载：0

[VHDL编程] RTThread_uart1

说明：RTSTREAD实现功能: 利用通用定时器实现定时加一-RTSTREAD functions: the use of general-purpose timers to achieve timing plus a
<acq> 在 2026-01-03 上传 | 大小：5.47mb | 下载：0

[VHDL编程] DE2_70_D5M_LTM_after_SDRAM

说明：SDRAM作为缓冲器，对采集到的图像进行LTM时时显示-SDRAM as a buffer, the captured image to display LTM
<陈英文> 在 2026-01-03 上传 | 大小：194kb | 下载：0