资源列表
[VHDL编程] verilog-beijingdaxue
说明:资料北大 fpga verilog 课件 内部资料 -FPGA verilog<吴巍> 在 2025-06-10 上传 | 大小:1.54mb | 下载:0
[VHDL编程] mini1608_V2
说明:基于STC12c的电子钟,12mHz晶振,16*08点阵-STC12c-based electronic clock, 12mHz crystal, 16* 08 dot matrix<歌月十夜> 在 2025-06-10 上传 | 大小:109kb | 下载:0
[VHDL编程] Frequency_counter
说明:频率计,带复位,先产生一个持续时间为一秒的的闸门信号,后计数开始,显示在LED上-Frequency counter with reset gate signal to produce a duration for the second, after the counting began, and displayed on the LED<lpl> 在 2025-06-10 上传 | 大小:2kb | 下载:0
[VHDL编程] DE2_70_NET
说明:完成FPGA的网络通信,使用DM9000网络芯片 IP核,非常全面-DE2_70_NET,DM9000,can be used for communication with internet<ALVA> 在 2025-06-10 上传 | 大小:4.65mb | 下载:0
[VHDL编程] reaction-time_FPGA_Verilog
说明:基于FPGA的反应时间测试机——verilog HDL-Based on the reaction time test machine in the FPGA- Verilog the HDL<Jackson> 在 2025-06-10 上传 | 大小:3kb | 下载:0
[VHDL编程] Choosing-signal-generator
说明:基于FPGA的模拟信号源设计(中英文翻译) CPLD 信号发生器 频率捷变 无线电-FPGA signal generator frequency-agile<沈曙明> 在 2025-06-10 上传 | 大小:93kb | 下载:0
[VHDL编程] fsk_tz
说明:vhdl实现FSK调制,本次毕业设计的数据速率 1.2kb/s,要求产生一个1.2kHz的正弦信号,对正弦信号每周期取100个采样点,因此要求产生3个时钟信号:1.2kHz(数据速率)、120kHz(产生1.2kHz正弦信号的输入时钟)、240kHz(产生2.4kHz正弦信号的输入时钟)。基准时钟已由一个外部时钟120MHz提供,要得到前面三种时钟,就需要首先设计一个模50的分频器产生240kHz信号,再设计一个二分频器,生产一个120kHz的信号,然后再前面的基础上再设计一个模100的分频器,<杨> 在 2025-06-10 上传 | 大小:1kb | 下载:0