[VHDL编程] m_seq

说明：用VHDL代码编写的m序列发生器，包含发生器和测试用例模块-M sequence generator written in VHDL code, including the generator and the test case module
<wangxin> 在 2026-01-01 上传 | 大小：2kb | 下载：0

[VHDL编程] agc

说明：无线通信中接收侧自动增益控制模块的vhdl代码实现-Receive side of the AGC module vhdl code for wireless communications
<wangxin> 在 2026-01-01 上传 | 大小：6kb | 下载：0

[VHDL编程] cic-1

说明：cic滤波器2倍抽取verilog代码及testch-cic filter decimation verilog code and testch
<黄远望> 在 2026-01-01 上传 | 大小：2kb | 下载：0

[VHDL编程] multiplier

说明：8*8的乘法器基于quartus2的显示文件，其中使用了门电路和全加器来实现的，全加器用以实现进位运算，由于是第一次上传文件，这个是基于quartus2的显示文件-8* 8 multiplier, which uses the gate and full adder to implement the full adder to achieve binary operations
<> 在 2026-01-01 上传 | 大小：2kb | 下载：0

[VHDL编程] EX28_CPLD

说明：Quartus编程环境下，DSP5509与CPLD的通信过程，用VHDL来编写的。-The connection between DSP and CPLD
<> 在 2026-01-01 上传 | 大小：197kb | 下载：0

[VHDL编程] multiplier

说明：8*8的乘法器，其中使用了门电路和全加器来实现的，全加器用以实现进位运算，-8* 8 multiplier, which uses the gate and full adder to implement the full adder to achieve binary operations
<> 在 2026-01-01 上传 | 大小：2kb | 下载：0

[VHDL编程] add

说明：16位的加法器，全加器，有效的利用了门电路用以实现全加器的进位-16 of the adder, full adder and effective use of the gate for the binary full adder
<> 在 2026-01-01 上传 | 大小：1kb | 下载：0

[VHDL编程] qpsk

说明：用ISE10.1 实现的简单qpsk功能实验-qpsk lab achviment
<wensely> 在 2026-01-01 上传 | 大小：75kb | 下载：0

[VHDL编程] 120606003

说明：count program written by verilog code
<Chau> 在 2026-01-01 上传 | 大小：12.14mb | 下载：0

[VHDL编程] huanxingfenpeiqi

说明：步进电机的环形分配器，VHDL文件源码，经编译全通过，没有仿真，-Annular distributor of the stepper motor, VHDL file source, compile the whole through, there is no simulation.
<海浪滔天> 在 2026-01-01 上传 | 大小：1kb | 下载：0

[VHDL编程] ultrasonicmeter

说明：ultrasonic meter with srf04 with 7 segments display
<ykcir> 在 2026-01-01 上传 | 大小：840kb | 下载：0

[VHDL编程] multiplier

说明：8 bits multiplier module in verilog a[7:0]*b[7:0]=c[8:0] // only use one adder
<ykcir> 在 2026-01-01 上传 | 大小：1.87mb | 下载：0