[VHDL编程] dctub11

说明：离散余弦变换的变换单元模块，verilog语言实现，并通过功能仿真-Discrete Cosine Transform transform modules, verilog language, and through functional simulation
<zsb> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] 16lift2vhdl

说明：这个是16层的电梯控制系统。现在给大家共享下，如果不好。请不要见笑。-This is a 16-story elevator control system. Now for everyone to share, if not good. Please do not stock.
<高建军> 在 2025-06-10 上传 | 大小：2kb | 下载：0

[VHDL编程] VGA_1024×768×85

说明：用verilog hdl实现的VGA显示彩条信号，其中包括VGA时序、竖彩条、横彩条、棋盘格-Using verilog hdl realize the VGA display color signals, including VGA timing, vertical color, Wang Cai, the checkerboard lattice
<华磊> 在 2025-06-10 上传 | 大小：440kb | 下载：0

[VHDL编程] fsk

说明：
<汪芸> 在 2025-06-10 上传 | 大小：200kb | 下载：0

[VHDL编程] modelsim6.0

说明：
<栋> 在 2025-06-10 上传 | 大小：379kb | 下载：0

[VHDL编程] MyCPU16

说明：16位cpu设计VHDL源码，其中包括alu，clock，memory等部分的设计-16 cpu design VHDL source code, including alu, clock, memory and other parts of the design
<孙冰> 在 2025-06-10 上传 | 大小：1.04mb | 下载：0

[VHDL编程] texi

说明：出租车计费系统的源码，包括仿真结果，用quartusii调通。-Taxi-source accounting system, including the simulation results, the transfer quartusii pass.
<孙冰> 在 2025-06-10 上传 | 大小：2.74mb | 下载：0

[VHDL编程] bdf

说明：8位加法器的实现，仿真通过，并且包括仿真文件，在quartusii7.1下调试通过-8-bit adder realization, through simulation, and includes simulation document, under the debugger through quartusii7.1
<孙冰> 在 2025-06-10 上传 | 大小：314kb | 下载：0

[VHDL编程] LAB2

说明：38译码器的设计，使用vhdl设计译码器，可以下载到开发板上看结果-38 decoder design, the use of decoder VHDL design, you can download to watch the outcome of the development board
<孙冰> 在 2025-06-10 上传 | 大小：2.28mb | 下载：0

[VHDL编程] cymometerdesignunderFPGA

说明：自己做的FPGA下的频率计模块化设计 附有完整的程序和仿真图纸-The FPGA to do their own under the modular design of the frequency meter with a complete simulation of the procedures and drawings
<li> 在 2025-06-10 上传 | 大小：62kb | 下载：0

[VHDL编程] flahvhdl

说明：一个用ＶＨＤＬ语言编写的ＦＬＡＳＨ，在ＦＰＧＡ上实现过，容量可灵活设置，视实际应用及ＦＰＧＡ资源-A VHDL language using FLASH, in the FPGA to achieve that capacity can be flexibly set, depending on the actual application and FPGA resources
<watson> 在 2025-06-10 上传 | 大小：4.02mb | 下载：0

[VHDL编程] 16×4bitFIFO

说明：16×4bit的FIFO设计,VHDL语言编的的，能在ISE上仿真出来结果。-16 × 4bit the FIFO design, VHDL language series that can come out in the ISE on the simulation results.
<张军> 在 2025-06-10 上传 | 大小：4kb | 下载：0