资源列表
[VHDL编程] func_gen
说明：实现一个简易函数信号发生器的功能。系统上电后，默认输出低电平（无波形），默认初始频率为1KHz。波形输出频率可由开发板上的拨码开关SW0～SW3调节，可调范围为1KHz到2KHz，步进量为100Hz。波形由开发板上的DAC_A口输出。共有方波和三角波，正弦波三种波形可供选择，用户只需将开发板上的拨码开关SW6~SW7置成不同取值组合，就可以输出不同波形。其中方波的占空比可以用开发板上的按键开关BTN0~BTN1调节。系统重置按键为开发板上的按键开关BT7。另外，实验验收后我继续加入了锯齿波输出的<李丛阳> 在 2025-06-21 上传 | 大小：87kb | 下载：0
[VHDL编程] simple_spi_latest.tar
说明：A code a motorola compliant spi<Atin> 在 2025-06-21 上传 | 大小：562kb | 下载：0
[VHDL编程] data_convert
说明：二进制码变换设计，完整的设计工程文件在data_convert文件夹下-Binary code conversion design, complete design engineering files in data_convert file folder<xiebaiyuan> 在 2025-06-21 上传 | 大小：1.86mb | 下载：0
[VHDL编程] counter
说明：四位计数器设计，完整的设计工程文件在counter文件夹下-Binary code conversion design, complete design engineering files in data_convert file folder...<xiebaiyuan> 在 2025-06-21 上传 | 大小：1.09mb | 下载：0
[VHDL编程] multiplier_ip
说明：基于IP核的乘法器设计，完整的设计工程文件在multiplier_ip文件夹下-IP-based core multiplier design, complete design engineering file multiplier_ip file folder<xiebaiyuan> 在 2025-06-21 上传 | 大小：3.3mb | 下载：0
[VHDL编程] Verilog-coding-style-in-asic-design
说明：该文档描述了ASIC芯片设计的verilog编程规范，这对芯片的正常流片极重要。-This document describes the verilog coding style in asic design.<江豪> 在 2025-06-21 上传 | 大小：164kb | 下载：0
[VHDL编程] asyn_fifo_bk
说明：该verilog代码位手动编写的异步fifo。-This code is manually generated asychronous fifo.<江豪> 在 2025-06-21 上传 | 大小：3.1mb | 下载：0
[VHDL编程] multiply_shift_add
说明：基于移位相加运算的乘法器设计，完整的设计工程文件在multiply_shift_add文件夹下-Multiplier design based on shift and add operations, complete design engineering file multiply_shift_add file folder<xiebaiyuan> 在 2025-06-21 上传 | 大小：1.43mb | 下载：0
[VHDL编程] divider
说明：基于移位相减运算的除法器设计，完整的设计工程文件在divider文件夹下-Based on the shift subtraction divider design, complete design project file divider file folder<xiebaiyuan> 在 2025-06-21 上传 | 大小：1.27mb | 下载：0