[VHDL编程] SSRAM_250M

说明：本人编写的SSRAM高速读写工程，工程中包含了NIOS软核，利用Quartus的TimeQuest工具进行了时序约束，上班调试最高读写速率可达250MHz。-I write the SSRAM high-speed, speaking, reading and writing, engineering includes NIOS soft core, timing constraint is studied by using Quartus TimeQuest tools, work to de
<王虎> 在 2025-06-19 上传 | 大小：21.61mb | 下载：0

[VHDL编程] SSRAM_by_Verilog

说明：ssram读写接口设计的详细资料，具有指导价值。包括了主要的读写源代码和时序图。-Details interface design of reading and writing of ssram，it have guidance value.Including the main source code to read and write and sequence diagram.
<王虎> 在 2025-06-19 上传 | 大小：251kb | 下载：0

[VHDL编程] CAN_Verilog

说明：CAN协议控制器，用verilog语言详细描述CAN协议，同时还有can测试程序 -CAN Protocol Controller
<钱红> 在 2025-06-19 上传 | 大小：32kb | 下载：0

[VHDL编程] UART

说明：uart程序包含了串口的VERILOG程序以及测试代码-The program contains the serial uart VERILOG program and test code
<钱红> 在 2025-06-19 上传 | 大小：407kb | 下载：0

[VHDL编程] usb

说明：本文包含了USB的verilog程序及测代码-This article contains a USB verilog code and testing procedures
<钱红> 在 2025-06-19 上传 | 大小：152kb | 下载：0

[VHDL编程] vga

说明：本文包含了VGA的verilog程序及测代码-This article contains a VGA verilog code and testing procedures
<钱红> 在 2025-06-19 上传 | 大小：135kb | 下载：0

[VHDL编程] CANBUS

说明：本文包含了CAN的verilog程序及测代码-This article contains the CAN verilog code and testing procedures
<钱红> 在 2025-06-19 上传 | 大小：1.01mb | 下载：0

[VHDL编程] traffic-light-design

说明：基于ISP的交通灯设计，实现了各路状态转换、警察控制、行人请求功能。-ISP traffic light design, to achieve the brightest state transitions, police control, pedestrian request feature.
<逍遥一笑> 在 2025-06-19 上传 | 大小：3.89mb | 下载：0

[VHDL编程] frequency

说明：verilog编写的双量程频率计及仿真测试程序，采用500MHz系统时钟-verilog prepared dual-range frequency meter and simulation test program, using 500MHz system clock
<薛思洋> 在 2025-06-19 上传 | 大小：3kb | 下载：0

[VHDL编程] frame

说明：verilog编写的帧同步检测代码及仿真程序。帧信息序列用伪随机码表示，同步码为100110-fr a me synchronization detection code written in verilog and simulation procedures with fr a me information using a pseudo-random code sequence, and synchronization code 10011011
<薛思洋> 在 2025-06-19 上传 | 大小：4kb | 下载：0

[VHDL编程] i2c_slave

说明：使用verilog语言实现I2C Slave功能模块，带有地址匹配和8位寄存器和8位数据读写。-verilog HDL I2C Slave function module with address matching and eight 8-bit data registers and write.
<joans> 在 2025-06-19 上传 | 大小：373kb | 下载：0

[VHDL编程] ddr2_sdram_latest.tar

说明：1.初始化-Sequenz的RAM 2. Automaic写Sequenz（写入16数据字每一个64位的RAM） 3.自动读Sequenz（从RAM读出的第一个数据字）-1. Init-Sequenz for the RAM 2. Automaic Write-Sequenz (writes 16 Datawords each 64Bit to the RAM) 3. Automatic Read-Sequenz (reads the first Dataword the
<包> 在 2025-06-19 上传 | 大小：3.41mb | 下载：0