[VHDL编程] risc8

说明：八位简易risccPU，采用verilog描述，FPGA实现-8bit risc CPU
<于斌> 在 2025-06-08 上传 | 大小：459kb | 下载：0

[VHDL编程] vga

说明：VGA控制器，Verilog描述，ISE工作环境-VGA controler
<于斌> 在 2025-06-08 上传 | 大小：126kb | 下载：0

[VHDL编程] RS_255_223_ENCODER

说明：rs255编码解码器，verilog描述，FPGA实现-RS255 223 ENCODER
<于斌> 在 2025-06-08 上传 | 大小：503kb | 下载：0

[VHDL编程] PWM

说明：FPGA根据输入的电压参考值产生六路PWM波-FPGA according to the voltage reference input values to generate six PWM wave
<张宇> 在 2025-06-08 上传 | 大小：1.55mb | 下载：0

[VHDL编程] state-machine

说明：一个简单的用verilog实现的售货机状态机设计，内有word介绍设计的原理-A simple realization of a vending machine with verilog state machine design, there are design principles introduced word
<csy> 在 2025-06-08 上传 | 大小：69kb | 下载：0

[VHDL编程] Synchronous-FIFO-

说明：一个用verilog实现的同步fifo设计，压缩包里有word介绍设计中各信号的作用-Achieve a synchronous fifo with verilog design, compression bag has the role of word describes the design of the signals
<csy> 在 2025-06-08 上传 | 大小：118kb | 下载：0

[VHDL编程] MIPS

说明：用verilog编写的简单的类MIPS多周期流水化处理器实现，基本功能包括9条指令和两位动态分支预测，压缩包里的word详细说明了结构中的细节-Written by verilog simple class multi-cycle pipelined MIPS processor, the basic features include 9 instruction and two dynamic branch prediction, compressed bag word specifies th
<csy> 在 2025-06-08 上传 | 大小：234kb | 下载：0

[VHDL编程] stopwatch-design-and-verification

说明：一个具有秒表功能的模块，具有计时、清零、暂停等功能，精度为0.01s-The module has a stopwatch function, with time, cleared, pause function, accuracy 0.01s
<csy> 在 2025-06-08 上传 | 大小：7kb | 下载：0

[VHDL编程] VHDL

说明：彩灯控制器设计 彩灯控制器设计 彩灯控制器设计 -Lantern controller design lantern controller design lantern controller design lantern controller design lantern controller design lantern controller design
<杨永福> 在 2025-06-08 上传 | 大小：80kb | 下载：0

[VHDL编程] sales

说明：自动售货机，与现实生活中的售货机功能类似，可以自动进行找零-Vending machines, vending machines and similar real life, there is a function to automatically calculate the price of goods
<white snow> 在 2025-06-08 上传 | 大小：9kb | 下载：0

[VHDL编程] apb_i2c

说明：Simple realization of I2C interface on System Verilog HDL with support of interrupt generation.
<scnn86> 在 2025-06-08 上传 | 大小：6kb | 下载：0

[VHDL编程] jtag_slave.4

说明：1.1 Compliant with IEEE 1149.1 1.2 Support mandatory BYPASS, SAMPLE/PRELOAD, EXTEST instructions 1.3 Support user register connection beetween TDI-TDO 1.4 Boundary-scan register consist of cell type BC_1
<scnn86> 在 2025-06-08 上传 | 大小：2kb | 下载：0