[VHDL编程] TX_BaudrateCounter

说明：本节包括SpaceWire中的波特率模块的代码，负责提供6.4us和12.8us的定时作用-the code of botel in spacewire
<鲁仪林> 在 2025-06-22 上传 | 大小：1.44mb | 下载：0

[VHDL编程] chengfaqi

说明：数字电路中实现八位二进制乘法器的VHDL代码-Digital Circuit achieves eight binary multiplier VHCDL code
<yangyang> 在 2025-06-22 上传 | 大小：436kb | 下载：0

[VHDL编程] DTGD16x16

说明：FPGA控制点阵LED16x16显示多个汉字，包括原理图设计以及详细的源程序设计，内容较为详细。-FPGA control LED16x16 dot matrix display multiple characters, including schematic design and detailed design of the source code, more detailed content.
<罗宇翔> 在 2025-06-22 上传 | 大小：5.99mb | 下载：0

[VHDL编程] chengfaqi

说明：16位的原码两位乘法器，实现原码两位乘，经试验可以使用-16 of the original code two multiplier, two implementation source code
<王晓亮> 在 2025-06-22 上传 | 大小：5kb | 下载：0

[VHDL编程] traffic_ligt_controller_veeren

说明：traffic light controller
<hr> 在 2025-06-22 上传 | 大小：35kb | 下载：0

[VHDL编程] IJARCET-VOL-1-ISSUE-traffic_light

说明：Good document which contains traffic light controller
<hr> 在 2025-06-22 上传 | 大小：459kb | 下载：0

[VHDL编程] fwdfwfft

说明：4位的16点fft，ccmul为复数乘法器，bfproc为蝶形运算器，输出的结果为四位，每一级都要进行round操作。-4 16-point fft, ccmul for complex multiplier, bfproc for the butterfly operation, a result output is four, each stage should be carried out round operation.
<kove> 在 2025-06-22 上传 | 大小：7kb | 下载：0

[VHDL编程] AudioSubSystemStereo

说明：DE2-115 AUDIOSUBSSTEM
<ssthsfthsrths> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR_OVER

说明：基于FPGA的FIR滤波器的设计，包括每个模块的设计和顶层原理图。-FIR filter design based on FPGA, including the design and top-level schematic of each module.
<嘉明> 在 2025-06-22 上传 | 大小：9.72mb | 下载：0

[VHDL编程] DE1_SoC_Audio

说明：声音录制、播放的Verilog代码，用于Altera Cyclone V SOC. 写时适配的是DE1-SOC开发板。-Audio recording and playing code for Altera Cyclone V SOC FPGA. Code was designed for DE1-SOC development board, but could be reference for other boards.
<比鼻> 在 2025-06-22 上传 | 大小：3.25mb | 下载：0

[VHDL编程] VerilogUart

说明：UART 串口通信模块，Verilog 实现。已在Microsemi Actel FPGA A3PE1500 硬件验证通过。-UART serial communication module, Verilog implementation. Verified by Microsemi Actel FPGA A3PE1500 hardware.
<> 在 2025-06-22 上传 | 大小：946kb | 下载：0

[VHDL编程] CoreUartTest

说明：Actel FPGA UART 串口通信模块，调用Actel CoreUART IP核实现。已在Microsemi Actel FPGA A3PE1500 硬件验证通过。-Actel FPGA UART serial communication module, call Actel CoreUART IP core implementation. Verified by Microsemi Actel FPGA A3PE1500 hardware.
<> 在 2025-06-22 上传 | 大小：817kb | 下载：0