[VHDL编程] uartfifo

说明：该实验主要实现一个串口发送器功能， 该发送器的数据是从FIFO中读取的。也就是说，只要FIFO中有数据，串口发送器就会启动，将数据发送出去。 -The main experimental realization of a serial transmitter function, which sends the data is read the FIFO. In other words, as long as there is data in the FIFO, serial transmitt
<焦峰凯> 在 2025-06-22 上传 | 大小：657kb | 下载：0

[VHDL编程] vga256

说明：基于SF-EP1C开发板的256色VGA显示实验，VGA显示是FPGA中重要的一部分，此代码进行了初步研究。-SF-EP1C development board based on a 256-color VGA display experiment, VGA display is an important part of the FPGA, this code has been studied.
<焦峰凯> 在 2025-06-22 上传 | 大小：513kb | 下载：0

[VHDL编程] FPGA_vga_char

说明：FPGA的学习中，VGA字符显示是非常重要的，这段代码对VGA的字符显示进行了初步研究。-FPGA learning, VGA character display is very important, this code to display VGA characters were studied.
<焦峰凯> 在 2025-06-22 上传 | 大小：480kb | 下载：0

[VHDL编程] ex9_cof_M4K_test1

说明：FPGA器件中通常嵌入一些用户可配置的存储块，此代码是关于基M4K块的单RAM配置仿真实验。  -FPGA devices are usually embedded memory blocks some user-configurable, this code is based on a single M4K block RAM configuration simulation.
<焦峰凯> 在 2025-06-22 上传 | 大小：3.87mb | 下载：0

[VHDL编程] my_example

说明：基于SOPC构建的CPU，用DE2-70做的LCD显示，用c语言进行编写。-Based on SOPC built CPU, LCD display with DE2-70 do with the c language written.
<天题> 在 2025-06-22 上传 | 大小：2mb | 下载：0

[VHDL编程] SOPC_LCD

说明：基于SOPC构建的CPU，用DE2-70做的LCD显示，用c语言进行编写。-Based on SOPC built CPU, LCD display with DE2-70 do with the c language written.
<天题> 在 2025-06-22 上传 | 大小：1.99mb | 下载：0

[VHDL编程] 6luqiangda

说明：六路抢答器，保证抢答模块绝对一输出，无后门。-All the buzzer, an absolute guarantee that vies to answer first module output, no back door.
<> 在 2025-06-22 上传 | 大小：443kb | 下载：0

[VHDL编程] uart

说明：利用xilinx 公司的ise软件基于verilog HDL实现UART控制程序-based on the xilinx ise and use verilog HDL language to achieve the purposes that control the uart.
<尚文东> 在 2025-06-22 上传 | 大小：64kb | 下载：0

[VHDL编程] led_111

说明：利用xilinx公司的basys2实验班实现流水灯程序-Use xilinx s basys2 experimental class program to achieve water lights
<尚文东> 在 2025-06-22 上传 | 大小：21.05mb | 下载：0

[VHDL编程] time

说明：利用quatars,vhdl实现有倒计时功能计时器，设计定时器功能有正向计时和倒向计时，可暂停计数，继续计数。当倒向计时计数为0时会报警（时间为1分钟）在报警期间可以认为关闭-Using quataus, VHDL realization which has the function of the countdown counter, timer design features are timing and backward timing, can suspend count, continue
<bella> 在 2025-06-22 上传 | 大小：1.26mb | 下载：0

[VHDL编程] vga_fpga_test

说明：使用ise12.1写的一个vga测试程序！可以使用在通用场合！-ise12.1 FPGA VGA
<黄海岸> 在 2025-06-22 上传 | 大小：127kb | 下载：0

[VHDL编程] risc_FPGA

说明：使用ISE12.1开发的简单cpu基于RISC的！有测试代码。没有下载到板子上，通过了测试！有详细解释-ISE12.1 FPGA CPU RISC
<黄海岸> 在 2025-06-22 上传 | 大小：1.27mb | 下载：0