[VHDL编程] Timing_Analysis_in_Quartus

说明：影响FPGA设计中时钟因素,Quartus中的延时分析-Timing Analysis in Quartus
<liven> 在 2025-06-22 上传 | 大小：3.68mb | 下载：0

[VHDL编程] transmit

说明：vhdl实现1Hz发射桥路控制信号，设有死区时间。-vhdl achieve 1Hz emission control signal bridge, with a dead time.
<shi> 在 2025-06-22 上传 | 大小：284kb | 下载：0

[VHDL编程] pwmtransmit

说明：利用SPWM的控制方式实现1hz方波信号，也可用于电机驱动。-Use SPWM control method to achieve 1hz square wave signal, it can also be used for motor drive.
<shi> 在 2025-06-22 上传 | 大小：281kb | 下载：0

[VHDL编程] acounter

说明：利用VHDL语言设计的等精度数字频率计，有各个模块的详细设计语言，已调试成功。-The use of VHDL language design digital frequency meter, a detailed design language of each module has been successful debugging.
<shi> 在 2025-06-22 上传 | 大小：414kb | 下载：0

[VHDL编程] SRC_2CH

说明：2通道HDCVI视频光端机：实现两个高速AD转换采集HDCVI信号，编码扰码后通过光纤远距离传输，对端收到后解码通过高速DA转换为HDCVI信号。-2 channel HDCVI video Guangduan Ji: two high-speed AD acquisition signal conversion HDCVI, scrambling code via the optical fiber remote transmission, receives an end after deco
<huangyong> 在 2025-06-22 上传 | 大小：4kb | 下载：0

[VHDL编程] multiplieranddivider

说明：乘法器和除法器的VHDL实现方法,可运行，占用逻辑资源少。-VHDL descritpion about muiltiplier and divider
<cjz> 在 2025-06-22 上传 | 大小：869kb | 下载：0

[VHDL编程] Uart

说明：使用verilog语言实现FPGA与计算机串口的通信，包括clk分频，uart顶层文件，rx，tx。使用verilog-FPGA serial port to communicate with the computer, including the speed choose, uart top file, rx, tx. Use Verilog
<chen> 在 2025-06-22 上传 | 大小：5kb | 下载：0

[VHDL编程] FM_T

说明：一个简单的FM调制模块，FM发射，用Verilog编写，基于Xilinx SPARTAN6 XC6LX9开发-A simple FM modulation modules for FM transmitter, using Verilog prepared, based on XILINX SPARTAN6 XC6LX9 Development
<郭永峰> 在 2025-06-22 上传 | 大小：1.15mb | 下载：0

[VHDL编程] pll

说明：一个基于FPGA的载波同步环的设计，开发语言Verilog，开发工具ISE 14.7，可用于FM接收机中，典型SDR项目-An FPGA-based carrier synchronization loop design, development language Verilog, development tools ISE 14.7, FM receivers can be used, typically SDR project
<郭永峰> 在 2025-06-22 上传 | 大小：2.17mb | 下载：0

[VHDL编程] DACteste

说明：Running a test on a DAC via verilog
<Alain> 在 2025-06-22 上传 | 大小：157kb | 下载：0

[VHDL编程] uart19200

说明：uart串并转换bps19200 pra-uwr write_trige rxclk recv_finish clk 50MHz ref 25Mhz when bps=19200
<王进才> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] siluqiangdaqi_FPGA_Quartus-II

说明：实现四路抢答，电路具有第一抢答信号的鉴别和锁存功能,在主持人将复位按钮按下后开始抢答，并用EDA实训仪上的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟，此时电路自锁，不再接受其他选手的抢答信号。 一个计分电路，每组在开始时设置为100分，抢答后由主持人计分，答对一次加10分，答错一次减10分。 设计一个犯规电路，对提前抢答和超时抢答者鸣喇叭示警，并显示犯规的组别序号。-Achieve four answer. The circuit have a first
<俞少迪> 在 2025-06-22 上传 | 大小：1004kb | 下载：0