[VHDL编程] clk-10divide

说明：基于verilog编写的十分频时钟，简单易懂，欢迎大家下载和学习-Based on the frequency counter verilog prepared very easy to understand, are welcome to download and learn
<李佳旭> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] Timer_design_XUP

说明：verilog写的秒计数器，计数结果显示在四个七段四个数码管上，两个作为秒位，两个作为分钟位。-A seconds counter described by verilog, counting results are displayed on the four seven four digital tube, two as second bit, two as a minute bit.
<queen> 在 2025-06-23 上传 | 大小：1.1mb | 下载：0

[VHDL编程] snake_VHDL

说明：基于vhdl编写的贪吃蛇游戏，课程设计必备-Based on the VHDL language of the snake game, curriculum design essential
<孙佳贝> 在 2025-06-23 上传 | 大小：411kb | 下载：0

[VHDL编程] keyboard_scan_XUP

说明：数字密码锁，数字密码由4*3键盘输入，密码输入正确时，lcd屏上显示正确的密码，并显示OK；密码输入错误时，lcd屏上显示ERROR。-Digital lock, numeric password is scanned the 4* 3 keypad, when you enter the correct password, lcd screen displays the correct password and OK when you enter the wrong password, t
<queen> 在 2025-06-23 上传 | 大小：3.44mb | 下载：0

[VHDL编程] ball_vhdl

说明：基于vhdl编写的两个弹球游戏合集，可实现弹球的弹性碰撞-Two pinball game collection based on VHDL written
<孙佳贝> 在 2025-06-23 上传 | 大小：1.68mb | 下载：0

[VHDL编程] Slides-of-VHDL

说明：VHDL课件，包括Xilinx软件的入门使用，VHDL基本语法，状态机以及其他。-VHDL courseware, including entry using Xilinx software, VHDL basic grammar, state machines, and others.
<zhaoyue> 在 2025-06-23 上传 | 大小：3mb | 下载：0

[VHDL编程] adder8

说明：8位加法器源代码，vivado实现编写。-8 adder Source, vivado achieve write.
<xp> 在 2025-06-23 上传 | 大小：451kb | 下载：0

[VHDL编程] cycle-dig

说明：数码管的动态显示有区别与静态显示 适合初学者学习 通俗易懂 更简化的程序 -Dynamic digital tube showed the difference between static display easy to understand for beginners to learn more streamlined procedures
<啧啧啧> 在 2025-06-23 上传 | 大小：382kb | 下载：0

[VHDL编程] chpt5

说明：This presentation discusses BCH codes which are a certain type of error correction codes that is extensively used in Digital Communications. The understanding of BCH codes and its generation requires a good background in abstract algebra and polynomi
<aaststudents> 在 2025-06-23 上传 | 大小：103kb | 下载：0

[VHDL编程] Tetris-VHDL

说明：利用FPGA和VGA显示器实现的俄罗斯方块游戏。 使用VHDL语言和Xilinx开发。-Using FPGA and VGA monitor to develop a Tetris game. Developed using VHDL language and Xilinx .
<彭铭仕> 在 2025-06-23 上传 | 大小：3.79mb | 下载：0

[VHDL编程] xulie

说明：序列检测，检测出序列11010后亮灯，文件是用verilog编写的-Sequence detection, after detecting a sequence of 11010 lighting, files are written with verilog
<夏冬青> 在 2025-06-23 上传 | 大小：344kb | 下载：0

[VHDL编程] spi_verilog

说明：在SPI操作中，最重要的两项设置就是时钟极性（CPOL或UCCKPL）和时钟相位（CPHA或UCCKPH）。时钟极性设置时钟空闲时的电平，时钟相位设置读取数据和发送数据的时钟沿。 主机和从机的发送数据是同时完成的，两者的接收数据也是同时完成的。所以为了保证主从机正确通信，应使得它们的SPI具有相同的时钟极性和时钟相位。 -In more details: 1. The master pulls SSEL down to indicate to the slave that com
<michael> 在 2025-06-23 上传 | 大小：8kb | 下载：0