资源列表
[VHDL编程] uart_fifo
说明:一份带有FIFO缓存的UART源码,采用verilog编写,实现批量数据的传输,数据缓存量可以通过修改源码中的FIFO的深度来改变。-This is a UART with FIFO. The UART is programmed using verilog, it can transmit or receive batch data. The amount of data buffered can be changed by changing the depth of FIFO.<耿瑞> 在 2025-12-20 上传 | 大小:2kb | 下载:0
[VHDL编程] ahb_system_generator_latest.tar
说明:AHB system generator. This file is a part of a system generator for AHB system. it is VHDL code for the AMBA arbiter.<Uthman> 在 2025-12-20 上传 | 大小:261kb | 下载:0
[VHDL编程] msk_modulation
说明:用verilog硬件描述语言写的msk调制程序,可以拿来参考一下-With verilog hardware descr iption language to write msk modulation process, you can refer<yangdong> 在 2025-12-20 上传 | 大小:1kb | 下载:0