[VHDL编程] INT

说明：基于FPGA的nios ii嵌入式中断应用开发程序，仅供参考学习使用，谢谢。-NIOS based on the II FPGA embedded interrupt application development process, only for reference learning to use, thank you.
<宁静> 在 2025-06-22 上传 | 大小：26.34mb | 下载：0

[VHDL编程] LED

说明：基于FPGA的nios ii嵌入式LED应用开发程序，仅供参考学习使用，谢谢。-NIOS based on the II FPGA embedded LED application development process, only reference learning to use, thank you.
<宁静> 在 2025-06-22 上传 | 大小：19.31mb | 下载：0

[VHDL编程] RTC

说明：基于FPGA的nios ii嵌入式RTC应用开发程序，仅供参考学习使用，谢谢。-NIOS based on the II FPGA embedded RTC application development process, only reference learning to use, thank you.
<宁静> 在 2025-06-22 上传 | 大小：18.93mb | 下载：0

[VHDL编程] SDRAM

说明：基于FPGA的nios ii嵌入式SDRAM应用开发程序，仅供参考学习使用，谢谢。-NIOS based on the II FPGA embedded SDRAM application development process, only reference learning to use, thank you.
<宁静> 在 2025-06-22 上传 | 大小：19.98mb | 下载：0

[VHDL编程] DS18B20

说明：DS20B18温度采集模块（一线式总线读取）-DS20B18 temperature acquisition module (bus line read)
<sundengqiang> 在 2025-06-22 上传 | 大小：3.74mb | 下载：0

[VHDL编程] xapp345_verilog

说明：Synthesizable Verilog UART source code.
<duchil> 在 2025-06-22 上传 | 大小：11kb | 下载：0

[VHDL编程] xapp223

说明：UART Receiver with internal 16-byte buffer and UART Transmitter with internal 16-byte buffer for Virtex, Virtex-E and Spartan-II FPGAs-UART Receiver with internal 16-byte buffer and UART Transmitter with internal 16-byte buf
<duchil> 在 2025-06-22 上传 | 大小：575kb | 下载：0

[VHDL编程] FIFO

说明：用verilog语言编写的FIFO文件，这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令，希望能够帮助读者-With verilog language FIFO file, which is a traditional sequential execution method, first enter the command to finish and retire, followed by only the second instruction execution, h
<huawei> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] FSM

说明：用verilog语言编写的FSM文件，有限个状态及在这些状态之间的转移和动作等行为的数学模型，在计算机领域有着广泛的应用。-Mathematical model with verilog language FSM file transfer and finite number of states and actions between these states and other behavior in the computer industry has a wide range of appl
<huawei> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] CLA_20

说明：用verilog语言编写的CLA_20文件。CLA_20是20位超前进位加法器的源代码，该代码验证后功能正确，读者可以自行编写testbench代码进行验证。-With verilog language CLA 20 files. CLA 20 is 20 lookahead adder source code after the code verification function correctly, readers can write their own testbench code fo
<huawei> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] CLA_4

说明：用verilog语言编写的CLA_4文件。CLA_4是4位超前进位加法器的源代码，该代码验证后功能正确，读者可以自行编写testbench代码进行验证。-With verilog language CLA 4 files. CLA 4 is a four-ahead adder source code after the code verification function correctly, readers can write their own testbench code for ver
<huawei> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] temp

说明：temprature converter VHDL code
<ali elgammal> 在 2025-06-22 上传 | 大小：259kb | 下载：0