[VHDL编程] UART_16750_vhdl

说明：UART串口FPGA源文件，VHDL设计文件，兼容16750-UART FPGA VHDL 16750
<yp> 在 2025-06-17 上传 | 大小：23kb | 下载：0

[VHDL编程] jpb_ise12migration

说明：旋转编码 功能性键盘编码 spi时序发送数据-cycle key code
<李> 在 2025-06-17 上传 | 大小：889kb | 下载：0

[VHDL编程] music

说明：Music demo verilog file
<Raz> 在 2025-06-17 上传 | 大小：2kb | 下载：0

[VHDL编程] VERILOG-Simulation

说明：This VERILOG simulation example shows a 16 bit group ripple adder circuit for FPGA. The netlabel is used to split 16 bit bus to four 4 bit bus and connect them to four 4 bit adder. The result is joined to a 16 bit bus using netlabel. The Simulation c
<Raz> 在 2025-06-17 上传 | 大小：2.57mb | 下载：0

[VHDL编程] 16Bit-Group-Ripple-Adder

说明：Verilog Testbench for 16Bit Group Ripple Adder
<Raz> 在 2025-06-17 上传 | 大小：29kb | 下载：0

[VHDL编程] BCD-Counter

说明：Verilog Module for parity
<Raz> 在 2025-06-17 上传 | 大小：24kb | 下载：0

[VHDL编程] Error-Correcting-For-7bit-Hamming-Code

说明：Verilog Module for a 3 to 8 bit decoder
<Raz> 在 2025-06-17 上传 | 大小：83kb | 下载：0

[VHDL编程] Frequency-Meter

说明：Verilog Module for 7-Segment-Display Decoder for Common-Anode LED
<Raz> 在 2025-06-17 上传 | 大小：235kb | 下载：0

[VHDL编程] Parallel-To-Serial-Converter

说明：Verilog Module for 8-Bit Loadable Serial/Parallel-In Parallel-Out Shift Registers with Clock Enable and Asynchronous Clear
<Raz> 在 2025-06-17 上传 | 大小：145kb | 下载：0

[VHDL编程] pgm

说明：package for image reading and writing in vhdl
<kaissallami> 在 2025-06-17 上传 | 大小：2kb | 下载：0

[VHDL编程] Add2bits

说明：add 2 bits and display result on 7 segment (vhdl)
<Ridamir> 在 2025-06-17 上传 | 大小：63kb | 下载：0

[VHDL编程] soc_ip-2016-10-12

说明：基于ISE14.7，软核SOC的自定义IP核源码，8个寄存器，全部引出，可以作为FL-FS通讯接口，附带几个其他驱动IP核-Based on the ISE14.7, soft-core SOC custom IP core source code, 8 registers, all derived, can be used as FL-FS communication interface, with several other drivers IP core
<黄均铭> 在 2025-06-17 上传 | 大小：6.25mb | 下载：0