[VHDL编程] clk_div7

说明：采用verilog语言，实现时钟信号的7分频(Realize the 7 frequency division of the clock signal)
<L.z良 > 在 2025-12-23 上传 | 大小：1.19mb | 下载：0

[VHDL编程] ExampleCode_DDS_AD9914

说明：AD9914是一款直接数字频率合成器(DDS)，内置一个12位数模转换器，目标工作速率最高达3.5 GSPS。(The AD9914 is a direct digital synthesizer (DDS) featuring a 12-bit DAC. The AD9914 uses advanced DDS technology, coupled with an internal high speed, high performance DAC to form a digitally
<一点闲情 > 在 2025-12-23 上传 | 大小：58kb | 下载：0

[VHDL编程] 出租车

说明：可以实现计费功能，与距离。已经仿真过可以使用(Billing function and distance can be realized.It has been simulated and can be used)
<包子2515 > 在 2025-12-23 上传 | 大小：237kb | 下载：0

[VHDL编程] shumaguan

说明：用于数字码与扫描显示数码的解算 可修改运算过程来适配所需要的输入数据格式(It can be used to modify the operation process of digital code and scanning digital display to adapt the input data format)
<1.8cm > 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] 电子琴pro自动演奏

说明：按键1到按键7分别是电子琴的7个音调，并且按下会有对应的led灯亮。按下按键8会实现电子琴与音乐自动播放的转换，内置欢乐颂。(The keys 1 to buttons 7 are the 7 tones of the electronic organ, and press the corresponding LED lights. Press the button 8 will realize the electronic organ and music automatic play conv
<晚风拂柳颜 > 在 2025-12-23 上传 | 大小：9.41mb | 下载：0

[VHDL编程] DCountingParallelLoad

说明：DCountingParallelLoad
<iaio > 在 2025-12-23 上传 | 大小：607kb | 下载：0

[VHDL编程] n_bit_paralleLoadShiftRegJK

说明：n_bit_paralleLoadShiftRegJK
<iaio > 在 2025-12-23 上传 | 大小：489kb | 下载：0

[VHDL编程] N-BitParallelLoadShifRegister

说明：N Bit ParallelLoadShiftRegister
<iaio > 在 2025-12-23 上传 | 大小：524kb | 下载：0

[VHDL编程] AD9854programme

说明：利用FPGA启动AD9854进行扫频，用于频率特性测试仪。并通过Wify模块发送数据(FPGA is used to start AD9854 for frequency sweep, and is used for frequency characteristic tester. And send data through the Wify module)
<Chenweiyu14 > 在 2025-12-23 上传 | 大小：12.32mb | 下载：0

[VHDL编程] sfifo

说明：fifo 控制器，也是转载的，主要是为了积分(A fifo controller verilog descr iption.)
<123yyy > 在 2025-12-23 上传 | 大小：1kb | 下载：0

[VHDL编程] IICPractice

说明：在FPGA上实现IIC总线发送接收的程序(The program of sending and receiving IIC bus on FPGA)
<giraffe1234 > 在 2025-12-23 上传 | 大小：3.29mb | 下载：0

[VHDL编程] project2

说明：基于Verilog在quartus平台上搭建的串口通信模型，适用于初学者。本实验所用RXD的波特率为9600，TXD波特率为9600×16，1位起始位，8位数据位（ASCII码），1位停止位，无奇偶校检位。接收数据时，至少连续采样8个周期都是“0”后，才认定为起始位，之后每隔16个周期取一次数据。(Verilog based on the quartus platform to build a serial communication model, suitable for beginners.
<锂离子 > 在 2025-12-23 上传 | 大小：114kb | 下载：0