[VHDL编程] uvm-1.2.tar

说明：Archive that shoul contain UVM_1.2
<za2920998> 在 2025-06-08 上传 | 大小：2.35mb | 下载：0

[VHDL编程] systemc-2.3.2

说明：Something interesting SystemC
<za2920998> 在 2025-06-08 上传 | 大小：7.52mb | 下载：0

[VHDL编程] Specman-master

说明：Some interesting file that contain I have no idea.
<za2920998> 在 2025-06-08 上传 | 大小：4kb | 下载：0

[VHDL编程] i2s_interface_latest.tar

说明：i2s 接口的vhdl实现，可用于FPGA(i2s interface with VHDL)
<dandanwinnie> 在 2025-06-08 上传 | 大小：501kb | 下载：0

[VHDL编程] Basys-3-GPIO-2016.4-1

说明：Test for GPIO for basys3, made by digilent
<Ivrine> 在 2025-06-08 上传 | 大小：42kb | 下载：0

[VHDL编程] Basys-3-Keyboard-2016.4-1

说明：Demo for keyboard, basys3 made by digilent
<Ivrine> 在 2025-06-08 上传 | 大小：11kb | 下载：0

[VHDL编程] nexys4vgamouseoverlay

说明：Demo code for mouse, nexys4 made by digilent
<Ivrine> 在 2025-06-08 上传 | 大小：881kb | 下载：0

[VHDL编程] Assignment_2_ver.3

说明：Small ALU with adder and multiplier, reworked
<Ivrine> 在 2025-06-08 上传 | 大小：798kb | 下载：0

[VHDL编程] just_clock

说明：Just a clock made for basys3 in vivado.
<Ivrine> 在 2025-06-08 上传 | 大小：538kb | 下载：0

[VHDL编程] crc7

说明：以crc7为例进行UVM的验证 Part 1： 搭建环境。 本文使用的Quartus II 13.1（64 bit），器件库MAX V。写了一个Verilog的简单的crc7。 仿真环境是ModelSim 10.2c。虽说自带UVM库。但是，没找到Modelsim自带的uvm_dpi.dll，于是，还重新编译了一番。 本文在win 10下。下载uvm-1.1d（现在最新版本有1.2d了），放好。(crc7 code by system verilog language)
<viviergan> 在 2025-06-08 上传 | 大小：8.64mb | 下载：0

[VHDL编程] DE2-115_book_all_sourcefiles

说明：逻辑设计电路DE2-115实战宝典范例源代码(Logical design circuit DE2-115 real battle case source code)
<May_Be_Here> 在 2025-06-08 上传 | 大小：20.78mb | 下载：0

[VHDL编程] 秒表

说明：秒表,vga显示，可修改时间，可设置闹钟(The stopwatch, VGA display, can modify the time, can set the alarm clock)
<小二郎儿> 在 2025-06-08 上传 | 大小：2.59mb | 下载：0