[VHDL编程] clk_8

说明：一个八分频的VHDL程序,经过编译和仿真.-An octant of the VHDL-frequency procedures, after the compiler and simulation.
<何情> 在 2025-12-21 上传 | 大小：141kb | 下载：0

[VHDL编程] adder1

说明：一个全加器的VHDL程序,经过编译和仿真.-A full adder of the VHDL program, after compiling and simulation.
<何情> 在 2025-12-21 上传 | 大小：149kb | 下载：0

[VHDL编程] FFT_VHDL

说明：fft是基本的信号处理算法，本程序为fft算法的VHDL语言-fft is a fundamental signal processing algorithms, the procedures for the fft algorithm VHDL language
<老李飞刀> 在 2025-12-21 上传 | 大小：28kb | 下载：0

[VHDL编程] 53lift

说明：几篇关于5，3小波FPGA硬件实现的文章，很有帮助-5,3 wavelet few on FPGA hardware implementation of the articles, very helpful
<微微蓝> 在 2025-12-21 上传 | 大小：1.32mb | 下载：0

[VHDL编程] fcsr

说明：伪随机序列产生器－代进位反馈移位寄存器，verilog hdl 原代码。-Pseudo-random sequence generator- on behalf of binary feedback shift register, verilog hdl original code.
<李辛> 在 2025-12-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ffcsr

说明：伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。-Pseudo-random sequence generator-filtered on behalf of binary feedback shift register, verilog hdl original code.
<李辛> 在 2025-12-21 上传 | 大小：2kb | 下载：0

[VHDL编程] mux

说明：多路选择器是一个多输入，单输出的组合逻辑电路，在算法电路的实现中常用来根据地址码来调度数据。-MUX is a multi-input, single-output combinational logic circuit, in the algorithm used in the realization of circuits to address code in accordance with scheduling data.
<张应辉> 在 2025-12-21 上传 | 大小：117kb | 下载：0

[VHDL编程] paobiao

说明：给出了数字跑表的源代码，设计了分频模块，实现了真实的时间计数，通过这个工程的训练，能更好的了解Quartus II数字电路开发的过程。-Digital stopwatch given the source code, design the sub-frequency module, the realization of the true count of time, through this project the training, to better understand the Quart
<张应辉> 在 2025-12-21 上传 | 大小：232kb | 下载：0

[VHDL编程] fpga-plus

说明：讲述fpga的幻灯片，很有用的讲解。主要涉及到fpga-plus方面的知识。-FPGA on the slide, very useful to explain. Mainly related to fpga-plus kinds of knowledge.
<xiao yu> 在 2025-12-21 上传 | 大小：1.17mb | 下载：0

[VHDL编程] alu

说明：用VHDL实现8种运算的ALU，带鱼不带符号的加减乘除，与或异或和求反-Use VHDL to achieve the eight kinds of computing ALU, hairtail unsigned addition and subtraction, multiplication and division, with or XOR and seek anti-
<helen> 在 2025-12-21 上传 | 大小：1kb | 下载：0

[VHDL编程] a

说明：ADPLL of high level phase locked loop
<bc> 在 2025-12-21 上传 | 大小：1.4mb | 下载：0

[VHDL编程] rs232_rec5

说明：VHDL语言实现的穿行通讯，可实现闭环操作，通讯过程中每个bit位采样3次，保证数据准确。-VHDL language achieved through communication, can realize the closed-loop operation, communication process each bit digital sampling 3 times to ensure accurate data.
<> 在 2025-12-21 上传 | 大小：529kb | 下载：0