[VHDL编程] arbiter

说明：一个用verilog编写的总线仲裁程序。多个设备共享总线，不同设备的优先级是变化的，保证每个设备都有公平的使用总线的机会。-Verilog prepared a bus with arbitration proceedings. Multiple devices share the bus, the priority of different devices is changing to ensure that each device will have a fair opportunity t
<bao rui> 在 2025-12-22 上传 | 大小：3kb | 下载：0

[VHDL编程] multiply2

说明：18bit的booth乘法器 采用booth2编码 Wallace压缩树 以及超前进位结合进位选择的36bit高性能加法器-18bit multipliers used booth2 the booth encoding and Wallace tree compression-ahead into the location choice of high-performance 36bit adder
<alex> 在 2025-12-22 上传 | 大小：5kb | 下载：0

[VHDL编程] Vmeter

说明：关于电压表的一个VHDL程序，能够成功实现，可共初学者学习-A voltage meter on the VHDL program to be successful in the realization of a total beginner can learn
<关华> 在 2025-12-22 上传 | 大小：131kb | 下载：0

[VHDL编程] 006

说明：基于FPGA实现的一种新型数字锁相环-Based on the FPGA realization of a new digital PLL
<hehe520> 在 2025-12-22 上传 | 大小：177kb | 下载：0

[VHDL编程] jiaotongdeng

说明：vhdl的铜须等-VHDL copper have to wait
<waco> 在 2025-12-22 上传 | 大小：1.33mb | 下载：0

[VHDL编程] VHDL

说明：数字钟的设计，有时，分，秒，置数等功能。-Digital clock design, sometimes, minutes and seconds, buy a few functions.
<lirunxe> 在 2025-12-22 上传 | 大小：52kb | 下载：0

[VHDL编程] diaziqin

说明：这是一个简单的VHDL电子琴程序，分为三个源代码，与其他的源代码不同的是，这个代码比较简单，适合于初学者。-This is a simple flower VHDL procedures, divided into three source code, source code with other difference is that this code is relatively simple, suitable for beginners.
<> 在 2025-12-22 上传 | 大小：2kb | 下载：0

[VHDL编程] shizhong

说明：这个VHDL与其他上传的代码不同，这个代码更适合于初学者。电子时钟已经在硬件上得到成功仿真。-From the VHDL code with other different, the code is more suitable for beginners. Electronic clock has been successful in the hardware simulation.
<> 在 2025-12-22 上传 | 大小：2kb | 下载：0

[VHDL编程] disanci

说明：5位的操作数X和Y输入后暂存在寄存器A和B中，两位的操作控制码control暂存在寄存器C中，按照control码的不同，分布实现下列操作： 00控制X+Y 01控制X-Y 10控制X and Y 11控制 X xor Y 运算结果暂存在寄存器D中，然后输出。 -5 of the operand X and Y after the temporary importation of A and B in the register, the two operational c
<ALEX> 在 2025-12-22 上传 | 大小：398kb | 下载：0

[VHDL编程] logic

说明：5位的操作数X和Y输入后暂存在寄存器A和B中，两位的操作控制码control暂存在寄存器C中，按照control码的不同，分布实现下列操作： 00控制X+Y 01控制X-Y 10控制X and Y 11控制 X xor Y 运算结果暂存在寄存器D中，然后输出。 -5 of the operand X and Y after the temporary importation of A and B in the register, the two operational c
<ALEX> 在 2025-12-22 上传 | 大小：1kb | 下载：0

[VHDL编程] AlteraFPGACPLD1

说明：Altera FPGA_CPLD设计 基础篇-Altera FPGA_CPLD Part Design
<梁先国> 在 2025-12-22 上传 | 大小：21.07mb | 下载：0

[VHDL编程] vhdl_tabletennis

说明：
<buqianni> 在 2025-12-22 上传 | 大小：5kb | 下载：0