[VHDL编程] mp3if

说明：通过CPLD将8位并行数据转换为串行数据并可以采用I2C方式与其他器件连接，可以用于MCU需要与提供I2C接口器件通信的场合。-through CPLD to eight parallel data into serial data and methods can be used I2C connections with other devices, which can be used to provide MCU with I2C Interface Communications occasi
<hcguan> 在 2025-06-05 上传 | 大小：1kb | 下载：0

[VHDL编程] I2C总线控制器 Xilinx提供

说明：用Verilog HDL实现I2C总线功能，对I2C总线有很大帮助-I2C bus contrll functions implemented by Verilog HDL.
<司法> 在 2025-06-05 上传 | 大小：869kb | 下载：0

[VHDL编程] lightW

说明：一個LCD燈的小程序。不是我寫的。我只負責了調試。適用在ACEXEP1K30QC208-3上。我跑了SIMULATOR，管腳連接標示了。我也下在電路板上試過了，沒有問題。要用到實驗板上的兄弟們把CLK1改到TESTOUT3或者0就好了。綫幫助新手，人人有責。-a small LCD lights procedures. I did not write. I am only responsible for the debugging. Apply in ACEXEP1K30QC208-3 on.
<鄧翀> 在 2025-06-05 上传 | 大小：231kb | 下载：0

[VHDL编程] intro_to_quartus2_chinese

说明：介绍quartus IＩ　汉语教程，非常难得，-A Chinese introduction to quartus II.
<石峰 > 在 2025-06-05 上传 | 大小：2.95mb | 下载：0

[VHDL编程] Figure_Models

说明：James Armstrong VHDL Design , source code
<真名> 在 2025-06-05 上传 | 大小：45kb | 下载：0

[VHDL编程] clock_time

说明：本文件解压后clock_time.vhd采用编程环境maxplusII，完成时间秒定时、记时，设置时间秒、声光报警等功能。-this document unpacked clock_time.vhd maxplusII use programming environment, the time for completion seconds timing, Hutchison, the set-up time seconds, sound, light, alarm functions.
<阿兰> 在 2025-06-05 上传 | 大小：1kb | 下载：0

[VHDL编程] 示例（vhdl）

说明：vhdl 实例 通过实例学习vhdl 编程-VHDL examples examples to learn VHDL programming
<joan> 在 2025-06-05 上传 | 大小：76kb | 下载：0

[VHDL编程] UART设计参考

说明：软 件 设 计 者 必 看 UART 设计 参考-software designers Watchable UART reference design
<joan> 在 2025-06-05 上传 | 大小：93kb | 下载：0

[VHDL编程] ClkScan

说明：此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块，一个提供同步信号（H_SYNC和V_SYNC）及像素位置信息；另一个接收像素位置信息，并输出颜色信号。这样便于进行图形修改，同时也容易实现- This design uses Verilog the HDL hardware language design, realizes on the palm space development board Divides into two stature
<> 在 2025-06-05 上传 | 大小：896kb | 下载：0

[VHDL编程] qdq_new

说明：采用Verilog HDL设计,在掌宇智能开发板上得到实现 根据抢答器的原理，整个电路可划分为三部分：采样电路、门控电路和译码电路- Uses Verilog the HDL design, obtains the realization basis on the palm space intelligence development board to snatch the answering principle, the entire electric circuit may divi
<> 在 2025-06-05 上传 | 大小：64kb | 下载：0

[VHDL编程] second&clk

说明：开发系统上采用的时钟信号的频率是20MHz，可分别设计计数器对其计数，包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出，这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值，还应包含设定计数初值的电路-Development system using the clock signal frequency is 20MHz, the design can be counter to its count, including seconds, minutes, hours, day
<> 在 2025-06-05 上传 | 大小：329kb | 下载：0

[VHDL编程] Music_altera

说明：
<> 在 2025-06-05 上传 | 大小：637kb | 下载：0