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[VHDL编程] FPGA-logic-design-considerations
说明：FPGA逻辑设计注意事项， 这是一个在逻辑设计中注意事项列表，由此引起的错误常使得设计不可靠或速度较慢，为了提高设计性能和提高速度的可靠性，必须确定设计通过所有的这些检查。-FPGA logic design considerations, this is a note in the list of logical design, which often makes the design errors caused by unreliable or slow, in order to impro<张小琛> 在 2025-06-18 上传 | 大小：5kb | 下载：0
[VHDL编程] sqrt_for_single_float_point
说明：用verilog实现了基于中值定理求解单精度浮点开方的功能，希望对大家学习有所帮助-With verilog implemented based on the mean value theorem to solve single-precision floating point square root function, we want to study and help ... ...<楚艳超> 在 2025-06-18 上传 | 大小：5kb | 下载：0
[VHDL编程] tongbu
说明：1、搜索出数据流中的帧同步字信号，并给出帧同步标志。 2、系统工作开始后，要连续3次确认帧同步字进入锁定状态后才输出帧同步标志。 3、在锁定状态时，如连续出现3次错误的帧同步字，则帧同步标志输出无效，系统重新进入搜索状态；否则继续输出有效的帧同步标志。 -1, the search for the data stream signal in the fr a me synchronization word and fr a me synchronization flag is giv<your name> 在 2025-06-18 上传 | 大小：5kb | 下载：0
[VHDL编程] spartan_3e
说明：sfdg cfd dfg cdfg fdgsdfgzfxgery ityhj tuot kyuo fuykf t7y jty jgfjtyikhgm -sfdg cfd dfg cdfg dfg fdgsdfgzfxgery ityhj tuot kyuo fuykf t7y jty jgfjtyikhgm<Roh> 在 2025-06-18 上传 | 大小：5kb | 下载：0
[VHDL编程] 1_instruction_fetching
说明：Risc processor :- Instruction fetch code<mahesh> 在 2025-06-18 上传 | 大小：5kb | 下载：0
[VHDL编程] cpu
说明：用Verilog语言编写的单周期cpu，实现的指令有 add,addu,addi,addiu,sub,subu,clo,clz,xori,nor,slt,slti,sltu,sltiu,blez,j.-Verilog languages ??with single-cycle cpu, implementation instructions are add, addu, addi, addiu, sub, subu, clo, clz, xori, nor, slt, slti, sltu,<yejunjian> 在 2025-06-18 上传 | 大小：5kb | 下载：0
[VHDL编程] eetop.cn_DDS_CORDIC_eetop
说明：数字verilog设计数字算法CORDIC可以很好的为学生提供指导-Digital verilog design can be a good number of CORDIC algorithm to provide guidance for students<yang> 在 2025-06-18 上传 | 大小：5kb | 下载：0