[VHDL编程] 8b10b_encdec

说明：VHDL写的8B10B编码解码器的实现，在Xilinx平台通过验证。-Written in VHDL coding 8B10B decoder realize, in the Xilinx platform validated.
<张开文> 在 2025-06-17 上传 | 大小：69kb | 下载：0

[VHDL编程] ARM7_core

说明：ARM7内核,vhdl源码形式，不可多的的好东西。-ARM7 core, vhdl source code form, not the many good things.
<guodelei> 在 2025-06-17 上传 | 大小：69kb | 下载：0

[VHDL编程] niosII_cyclone_1c20

说明：IIR、F FT各模块程序设计例程，可做为IP使用，初学者很有用-IIR, FIR, FFT modular design of the routines can be used as IP use, useful for beginners
<石林> 在 2025-06-17 上传 | 大小：69kb | 下载：0

[VHDL编程] vga

说明：vga显示时序控制，vhdl产生所必需的时序-vga display timing
<xinxin> 在 2025-06-17 上传 | 大小：69kb | 下载：0

[VHDL编程] light

说明：用VHDL语言实现交通灯的设计,并与硬件相连接.-VHDL language with the design of traffic signals, and connected with the hardware.
<张艳> 在 2025-06-17 上传 | 大小：69kb | 下载：0

[VHDL编程] 8b10b_encdec

说明：8b10b转换编码、解码verilog源代码-8b10b transcoding, decoding verilog source code
<wx> 在 2025-06-17 上传 | 大小：69kb | 下载：0

[VHDL编程] 1602LCD

说明：1602lcd 显示程序，用Verilog语言编写，经测试程序运行没有问题！-1602lcd display program, with the Verilog language, tested program is running there is no problem!
<韩瑞> 在 2025-06-17 上传 | 大小：69kb | 下载：0

[VHDL编程] vhd_SDH

说明：实现从连续传输的SDH字节流中找出帧头、提取F1字节，并按照64K速率分别串行输出F1码流及时钟，其中64K时钟要求基本均匀。文件包含报告文档-SDH transmission from a continuous stream of bytes to identify header, extract F1 bytes, respectively, in accordance with 64K-rate serial output bit stream and clock F1, of which
<ljk05> 在 2025-06-17 上传 | 大小：69kb | 下载：0

[VHDL编程] user_logic_VGA_Controller

说明：freeDev数字应用开发板中的VGA控制器的IP核的verilog实现-freeDev digital application development board of the VGA controller IP core implementation of the verilog
<武忡波> 在 2025-06-17 上传 | 大小：69kb | 下载：0

[VHDL编程] Verilog_Essential

说明：Verilog很不错的进阶书!看完后对数字模拟集成电路设计有个深入的认识!-This book is very important for a designer who wants to design a great digital circuits!
<xiaowang> 在 2025-06-17 上传 | 大小：69kb | 下载：0

[VHDL编程] quaddecoder_verilog_ise11.2_used_09042010

说明：Two simple Quadrature decoder and Counter build in a XILINX XC9536 CPLD. This Core is coded in Verilog and contains the compete Project file and the fitted quad.jed File. The Pinout is descr ipted in the Constrained file quad.ucf. To use them, y
<JUPP> 在 2025-06-17 上传 | 大小：69kb | 下载：0

[VHDL编程] serial

说明：通过verilog 语言实现的串口通讯程序，已经压缩，无密码-Verilog language through the serial communication program, has compression, no password
<天良> 在 2025-06-17 上传 | 大小：69kb | 下载：0