[VHDL编程] alu

说明：This 8 bit unsigned arithematic logical unit(ALU). This code is developed in VHDL language and compatible with any VHDL softeware like xilinx,quartus. This ALU performs addition,subtraction,multiplication,and,or,and not and pass input functions.-
<chunduru> 在 2025-06-10 上传 | 大小：92kb | 下载：0

[VHDL编程] DECL7S

说明：按开发板上4个键盘，然后再数码管上分别显示不同数据-By the development board four keyboards, and then show the different digital data on
<zhangbaohong> 在 2025-06-10 上传 | 大小：92kb | 下载：0

[VHDL编程] fenpinqi

说明：200分频的verilog综合仿真源程序，以及仿真波形-200divition-200 points frequency integrated simulation verilog source code, and the simulation waveform-200divition
<wangy> 在 2025-06-10 上传 | 大小：92kb | 下载：0

[VHDL编程] cnt24

说明：24进制的VHDL程序，适合EDA初学者使用的基础实验-24 into the system, suitable for beginners program VHDL EDA of fundamental experiment using
<zzz> 在 2025-06-10 上传 | 大小：92kb | 下载：0

[VHDL编程] adder4_1

说明：基于VHDL的四位加法器，运行环境quartus-VHDL-based four adder, operating environment quartusII
<jiayanqing> 在 2025-06-10 上传 | 大小：92kb | 下载：0

[VHDL编程] cfgadda

说明：adda的FPGA配置，可以对adda完成完整的FPGA配置，很好-adda FPGA configuration, you can adda complete a full FPGA configuration, good
<薛辉> 在 2025-06-10 上传 | 大小：92kb | 下载：0

[VHDL编程] 1

说明：基于fpga的bpsk实现 module psk(clk,clr,fcw,angle,M,EN,psk_output) input[31:0]fcw //载波频率 input[9:0]angle //载波相位 input clk,clr input M,EN //M为 -vhdl bpsk fpga dpsk module psk(clk,clr,fcw,angle,M,EN,psk_output) input[31:0]fcw //载波频率 input[9:0]angle /
<yanchao> 在 2025-06-10 上传 | 大小：92kb | 下载：0

[VHDL编程] Atlys_ISE_GPIO_UART(1)

说明：atlys gpio yuart program
<gopal> 在 2025-06-10 上传 | 大小：92kb | 下载：0

[VHDL编程] rs232

说明：this is vhdl code. purpose of rs-232 connected with altera cyclone2.
<kimjuhyun> 在 2025-06-10 上传 | 大小：92kb | 下载：0

[VHDL编程] MUX_8

说明：用verilog实现串口通信程序，通过仿真验证-Serial communication program, is verified by simulation with verilog
<蚩建峰> 在 2025-06-10 上传 | 大小：92kb | 下载：0

[VHDL编程] LFSRT

说明：LFSR it generates a random test sequence, this is the .v cod. It works well and there is the attachment doc . enjoy it !!!!!!!!!! -it generates a random test sequence, this is the .v cod. It works well and there is the attachment doc . enjoy it !!!!
<Jason> 在 2025-06-10 上传 | 大小：92kb | 下载：0

[VHDL编程] mult-64bit-booth.txt

说明：64位booth乘法器，verilog HDL， zip文件，modelsim测试通过-64 booth multiplier, verilog HDL, zip files, modelsim test
<cunxi> 在 2025-06-10 上传 | 大小：92kb | 下载：1