[VHDL编程] verilogshejiMiLeJIEMAQI

说明：用verilog设计密勒解码器 一、题目： 设计一个密勒解码器电路 二、输入信号： 1． DIN：输入数据 2． CLK：频率为2MHz的方波，占空比为50％ 3． RESET：复位信号，低有效 三、输入信号说明： 输入数据为串行改进密勒码，每个码元持续时间为8μs，即16个CLK时钟；数据流是由A、B、C三种信号组成； A：前8个时钟保持“1”，接着5个时钟变为“0”，最后3个时钟为“1”。 B：在整个码元持续时间内都没有出现“0”，即连续16个时钟保
<mingming> 在 2025-06-19 上传 | 大小：207kb | 下载：0

[VHDL编程] 10.1.1.28.6163

说明：decision diagram synthesis
<Nagarjuna> 在 2025-06-19 上传 | 大小：206kb | 下载：0

[VHDL编程] obnar1

说明：Digital detector (a-type) 1-st level project. Xilnx System Generator sources + verilog sources (PlanAhead project). All docs are in archive. Fully work.
<> 在 2025-06-19 上传 | 大小：206kb | 下载：0

[VHDL编程] HDL

说明：窜行数据检测器，用于检测一列数据中的特殊字符串-Channeling line data detector for detecting a specific string of data in
<龚成强> 在 2025-06-19 上传 | 大小：206kb | 下载：0

[VHDL编程] intel_8088_Verilog

说明：完整的intel 8088架构的Verilog代码模型文件。包括仿真运行结果。-Intel 8088 architecture Verilog code model files. Including the simulation run results.
<lifree> 在 2025-06-19 上传 | 大小：206kb | 下载：0

[VHDL编程] The-design-of-the-bicycle-odometer

说明：本系统由霍尔传感器、RC滤波电路、单片机AT89S51、系统化LED显示模块、数据存储电路和键盘控制组成。其中霍尔传感器包含信号放大和波形整形。对待测信号进行放大的目的是降低对待测信号的幅度要求；波形变换和波形整形电路则用来将放大的信号转换成可与单片机相连的TTL信号；通过单片机的设置可使内部定时器T1对脉冲输入引脚T0进行控制，这样能精确地算出加到T0引脚的单位时间内检测到的脉冲数；设计中速度显示采用LED模块，通过速度换算得来的里程数采用I2C总线并通过E2PROM来存储，既节省了所需单片机
<除魔为道> 在 2025-06-19 上传 | 大小：206kb | 下载：0

[VHDL编程] VTCSp04

说明：viterbi decoder VHDL material
<rajaisking> 在 2025-06-19 上传 | 大小：206kb | 下载：0

[VHDL编程] clock

说明：这是一个用eda设计的时钟实验程序，给大家参考-This is a eda design clock experiments, for your reference
<ld> 在 2025-06-19 上传 | 大小：206kb | 下载：0

[VHDL编程] 3-8YIMAQI

说明：基于fpga用verilog的3-8译码器，代码简单明了，适合初学者理解。-failed to translate
<龙树东> 在 2025-06-19 上传 | 大小：206kb | 下载：0

[VHDL编程] VGA_Display

说明：基于VGA接口的Verilog语言程序，包括VGA接口时序控制以及图案生成模块。-VGA interface based on Verilog language program, including VGA interface timing control, and pattern generation module.
<xigua> 在 2025-06-19 上传 | 大小：206kb | 下载：0

[VHDL编程] virtex2_pkgs_zip(1)

说明：Alter公司的Vertex系列FPGA芯片的封装库-Alter' s Vertex series FPGA chip package library
<周林> 在 2025-06-19 上传 | 大小：206kb | 下载：0

[VHDL编程] CRC

说明：赛灵思的循环冗余校验（CRC），内服详细说明-The Cyclic Redundancy Check (CRC) is a checksum technique for testing data reliability and correctness. This application note shows how to implement Configurable CRC Modules with LocalLink interfaces. Users tailor the modul
<我是谁> 在 2025-06-19 上传 | 大小：206kb | 下载：0